[参考译文] TCA9548A-Q1：启用的栅极的数量是否会影响 SCL 上升时间？

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1371591/tca9548a-q1-does-the-number-of-enabled-gates-affect-the-scl-rise-time

器件型号：TCA9548A-Q1
主题中讨论的其他器件： TCA9548A

工具与软件：

大家好、

在我们的设计中、我们观察到从 I2C 主设备到 TCA9548A-Q1的 SCL 上升时间不是固定的斜率。

测得的最小值为165ns、最大值为288ns。

这是因为启用的不同数量的 TCA9548A-Q1输出端口会增加电容(Ci)吗？

如何计算 SCL 的输入电容？

谢谢

此致、
Frank

1 年多前

0 admin 1 年多前

TI__Guru**** 2386620 points

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是的、所有已启用的通道直接连接在一起、因此它们的电容和上拉电阻可以在主总线上看到。

只需将可同时启用的所有通道的电容(或上拉电流)相加即可。

0 admin 1 年多前

TI__Guru**** 2386620 points

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您好、Clemens：

感谢您的答复。

由于上升时间的变化、我们的某些频率超过400kHz (大约416kHz)。

这是否违反了 I2C 快速模式规范？

我们看到、在快速模式下、TMP422AQDCWRQ1的最大规格为400kHz。

谢谢

此致、
Frank

0 admin 1 年多前

TI__Guru**** 2386620 points

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频率是根据 SCL 线上上升沿之间的间隔得出的；上升时间必须足够快(< 1 µs)、但否则是不相关的。

0 admin 1 年多前

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感谢您的解释。

我知道频率源自 I2C 的上升沿。

如果 SCL 波形的上升沿和下一个边沿之间的频率大于400K (例如406K 或416K 或更多)、这是否可以接受？

此致、

Frank

0 admin 1 年多前

TI__Guru**** 2386620 points

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它可能起作用、但 TCA9548A 数据表不能保证这一点。

0 admin 1 年多前

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我理解。

因此、I2C SCL 频率不可避免地会受到上升时间的影响。

您是否建议我们将最大频率(当芯片切换到最小电容路径时、这意味着最小上升时间)设计为低于400kHz (例如、最大值：400kHz、最小值：384kHz)、以确保其符合规格？

谢谢

0 admin 1 年多前

TI__Guru**** 2386620 points

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是的、您应该始终遵守规定的限制。

您的应用时间中的 μ I²C 通信是否关键？ μ I²C 协议本身没有速度的下限。

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[参考译文] TCA9548A-Q1：启用的栅极的数量是否会影响 SCL 上升时间？