[参考译文] DP83822I：上电前、VDDIO 或/和 AVD 超过0.3V 时的行为

您好、Gerome-San、

感谢您的答复。
>根据第7.6节,这一限制是为了避免错误检测 VDDIO 的最佳做法。 这可以通过检查寄存器0x421进行交叉验证、以确保 PHY 准确捕获适当的电压并处于相应的模式。 如果有任何偏差、用户可以使用寄存器0x41F 进行调整。
我懂了。 但是、我想让大家确认的是、在上电之前、当 VDDIO 和/或 AVD 超过0.3V 时会发生什么行为。
您能对此发表评论吗？

此致

您好！

>通常情况下、此行为的信号是 PHY 未连接。 客户在其设计中看到过这一点吗？
是的、他们发现了链路建立问题。
观察到链路建立问题后、调查了此问题的根本原因、然后发现 FLP (快速链路脉冲)与正常行为不同(正常行为意味着观察到正确链路建立)。
这似乎是链路建立问题的根本原因、但它们无法连接到任何东西、这就是出现这种情况的原因。
您能解释一下"VDDIO 和/或 AVD 在上电前超过0.3V "和"链路建立问题"之间的关系吗？

此致、

您好！

如果违反此规格、PHY 可能无法检测到正确的 VDDA 和/或 VDDIO 电平。 这将导致 PHY 上的错误行为、包括链路问题。

如果客户发现此问题、他们能否检查寄存器0x41F 和0x421？

此致、

Gerome.

您好！

感谢您的答复。
我懂了。 此外、我将询问客户在发现链路建立问题时可以得到什么寄存器值。

BR、

您好！

>如果客户发现此问题、他们是否可以检查注册表0x41F 和0x421？
对于链接问题和正常行为的情况、我的客户都向我们发送了寄存器值。

1、正常行为的情况
寄存器0x41F：0x0000 (在"链接前"和"链接后"观察到相同的值。)
寄存器0x421：0x7849 (上链之前)-> 0x786d (上链之后)

2、链接问题的情况
寄存器0x41F：0x0000
寄存器0x421：0x7849

你认为这个结果是什么?

BR、

您好！

客户能否确认他们使用扩展寄存器访问来根据数据表和本 常见问题解答读取这些寄存器？

此致、

Gerome.

您好！

请允许我确认我的理解是否正确。

*您希望我们确认的是、客户需要再次按照以下常见问题解答来访问地址0x41F 和地址0x421。
https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1271487/faq-extended-register-space-access-for-ethernet-phys?tisearch=e2e-sitesearch&keymatch=%252525252520user%25252525253A526529
我的理解是否正确？

此致、

您好！

是的、这是正确的。 我担心共享的寄存器日志由于不合适的寄存器访问而无效、并想仔细检查客户是否遵循了此4步寄存器读取过程。

此致、

Gerome.

您好！

我要求客户遵循您建议的方法。 我得到了以下结果。

1、 链接问题的情况
寄存器0x41F：0x0000
寄存器0x421：0x0000


2.正常行为的情况
寄存器0x41F：0x0000
寄存器0x421：0x0007 (这里显示了预期电压)

然后、让我确认我的以下理解是"正确"还是"不正确"。

*  
1."这会导致 PHY 出现错误行为、其中可能包括链路问题。"
  上述链路问题之一会导致与正常(建立链路)行为相比链路脉冲输出异常。
2.如果高于我的理解是正确的、则此链路脉冲问题会导致至少"在电源斜升之前 AVD 和 VDDIO 超过0.3V"。
  换言之、只要客户在数据表中描述的建议环境/建议运行条件下运行、就不会出现此问题。

提前感谢、