[参考译文] DP83867IR：复位期间、DP83867I nINT/nPWRDN 引脚上的 CCM_CLK 信号出现问题

admin

Other Parts Discussed in Thread: SYSCONFIG

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：DP83867IR

工具与软件：

您好！

我们的设计面临一个问题、其中涉及 DP83867I 以太网 PHY。。 nINT/nPWRDN 连接到处理器 CCM_CLK 信号、该信号最初用作时钟、但稍后重新配置为 GPIO。具体细节如下：

连接： 。 nINT/nPWRDN 引脚的电压 DP83867I 连接到处理器的 CCM_CLK0 常见。
行为： 在复位时 CCM_CLK0 引脚输出约的时钟信号 20毫秒 之后 nRESET_OUT 之后生效。在此时间段之后、我们更改的函数 CCM_CLK0 用作应用的 GPIO。
问题： 在复位期间、而 nINT/nPWRDN 引脚处于输入状态 nPWRDN 模式下、它将承受来自的时钟信号 CCM_CLK0 . 在复位之后、我们进行重新配置 CCM_CLK0 用作 GPIO、并开关 nINT/nPWRDN 引脚分配、以用作中断。
关注： 我们担心复位时的时钟信号会导致 PHY 的断电功能出现问题、或者在引脚稍后切换到中断模式时产生干扰。

该时钟信号是否会导致 PHY 的行为出现任何问题、尤其是在复位阶段或转换时 nINT/nPWRDN 最大电压 SysConfig 是什么？是否有建议的方法来缓解由时钟信号引起的任何潜在问题？

非常感谢您提供任何见解或指导！

感谢您的帮助！

0 admin 3 个月前

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

尊敬的 Hamza：

感谢您提交您的问题、我很乐意提供帮助。

是的、我认为这会导致一些问题、PHY 将在时钟处于活动状态时进入 PWDN 模式、但一旦正确配置 GPIO、PHY 就能够正常加电。但这有点凌乱、需要验证。

为了完全避免这种混淆、我建议在 SoC 将 CCM_CLK 配置为 GPIO 时使 PHY 保持复位状态。 SoC 处于所需配置后、它可以将 PHY 从复位状态释放。

我希望这对您的应用有所帮助！

此致、

Alvaro

0 admin 3 个月前

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

尊敬的 Alvaro：

感谢您提供有用的答案！作为一种可能的解决方案、是否会在 CCM_CLK 从时钟转换到 GPIO 后通过 MDIO 对 PHY 执行复位、以确保 PHY 按预期工作？我们将此视为一种基于软件的方法、以避免由初始时钟信号引起的任何问题。

期待您的建议。

此致、

Hamza

0 admin 3 个月前

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

尊敬的 Hamza：

硬件信号(即 PWDN 和 RESET)的优先级高于 MDC/MDIO。 MDIO 复位(寄存器0x1F = 8000)可能有效、但请注意、它不会导致 PHY 对引导加载引脚进行重新采样。如需更多信息、请参阅此常见问题解答。客户必须对此进行验证、以确保 PHY 按照预期的配置启动。

实现这一点的最可靠方法是通过 RESET 引脚将 PHY 保持在硬复位状态、或在 CCM_CLK 正确配置后触发硬复位。

此致、

Alvaro

接口（参考译文帖）(Read Only)