[参考译文] TLK6002：我正在将 TLK6002与定制的 FPGA 接口、FPGA 板 Rx 时钟未锁定

尊敬的 Mallikarjuna：

您能否解释一下当将 RXCLK 输出从 HSTL 逻辑切换到 LVCMOS 逻辑时、您的设计或配置有哪些变化？

50 Ω 阻抗在 TLK6002 HSTL 驱动器内部设置。 仍需要在整个传输线路和接收器处保持50欧姆阻抗。

我有几个问题要检查您的 HSTL 逻辑是否配置正确。

1. 所有 HSTL 布线上是否保持50 Ω 阻抗？
2. RES*针脚是否连接正确？ 这些电阻用作 HSTL 输入和输出上的内部端接的基准。
3. VREF*引脚是否连接正确？ 这些电平用作 HSTL 输入信号的信号比较电平。
4. VDDQA/B 电源是否满足数据表要求？
5. 是否满足 HSTL 电气特性？
6. 是否满足 HSTL 时序要求？
7. 您是否尝试过使用所有3种 HSTL 输入端接模式？

此致！

卢卡斯

大家好、Lucas：

您能否解释一下当将 RXCLK 输出从 HSTL 逻辑切换到 LVCMOS 逻辑时、您的设计或配置有哪些变化？ ->在 TLK6002中、我没有为 LVCMOS 逻辑更改任何内容、在我的 FPGA 中、我认为接收到的信号是 LVCMOS、而从 FPGA 传输的是 LVCMOS 逻辑。

50 Ω 阻抗在 TLK6002 HSTL 驱动器内部设置。 仍需要在整个传输线路和接收器处保持50欧姆阻抗。 ->在 PCB 布局中、我们保持了50欧姆阻抗、并且在接收器上、我们通过 FPGA ODT 保持了50欧姆电阻器、在这种情况下、我无法在 FPGA ILA 检测到 RX 时钟。

1. 所有 HSTL 布线上是否保持50 Ω 阻抗？ ->对
2. RES*针脚是否连接正确？ 这些电阻用作 HSTL 输入和输出上的内部端接的基准。 ->对
3. VREF*引脚是否连接正确？ 这些电平用作 HSTL 输入信号的信号比较电平。 ->对
4. VDDQA/B 电源是否满足数据表要求？ ->对
5. 是否满足 HSTL 电气特性？ ->对
6. 是否满足 HSTL 时序要求？ ->对
7. 您是否尝试过使用所有3种 HSTL 输入端接模式？ ->对

从 FPGA 传输数据时、需要在 FPGA 中保留多大的输出阻抗。

谢谢、此致、
Mallikarjuna。

尊敬的 Mallikarjuna：

感谢您选中我的所有问题。 请将 FPGA 输出阻抗设置为50欧姆。

在您的 FPGA 上、您为 HSTL 模式和 LVCMOS 模式选择什么电压电平？ TLK6002上使用的 VDDQ 电源电压是多少？

您在 FPGA HSTL 接收器上是否有任何端接/电阻器网络设计？

此致！

卢卡斯

大家好、Lucas：

请将 FPGA 输出阻抗设置为50欧姆-> FPGA 输出阻抗选择48欧姆、使用 FPGA 输出阻抗选择、不存在物理电路。

在您的 FPGA 上、您为 HSTL 模式和 LVCMOS 模式选择什么电压电平？ TLK6002上使用的 VDDQ 电源电压是多少？ -> HSTL 和 LVCMOS 的电压电平为1.8V、VDDQ 为1.2V

您在 FPGA HSTL 接收器上是否有任何端接/电阻器网络设计？ ->我们在 FPGA HSTL 接收器上没有任何端接网络设计,我们可以使用 FPGA 选择输入阻抗。

谢谢、此致、
Mallikarjuna。

尊敬的 Mallikarjuna：

48欧姆输出阻抗应该足够。

VDDQ 需要为1.5V 或1.8V。 您能否尝试提供1.8V 电压以使其与您的 FPGA 电压模式匹配？

此致！

卢卡斯

尊敬的 Mallikarjuna：

我理解、感谢您的澄清。

当您 在 FPGA 上选择 HSTL 模式时、接收器上的内部端接是否与此类似？

当您选择 LVCMOS 模式时、是否有任何内部端接？ 我想了解两种模式之间的接收器端变化是什么。

此致！

卢卡斯