[参考译文] SN65LVDS4：VCC = 1.8V 时的输出电流驱动能力

由于使用1.2V 电源、AUC 逻辑器件(例如 SN74AUC1G125)勉强支持200 MHz。 它们的输入可耐受过压、因此您可以使用它们来转换 SN65LVDS4的输出。

尊敬的 Stephen：

感谢您有关于此器件的问题。 TI 最近发布了 DS90LVRA2接收器、这是一款1.8V 双通道器件、可能更适合您的应用。 请参阅本应用手册： 电平转换不再需要：支持传入 FPGA、处理器或 ASIC 的低压 I/O 信号

图17 (接收器电压和电流定义)显示了接收输出电流(IO)的定义、绝对最大值为-12mA (不建议将其设计为长时间使用)。 图1和图2显示了在 VCC / VDD = 1.8V 下运行时的高电平/低电平输出电流。 这是在高/低输出电流下绘制的。 数据表第5页的 VOH 和 VOL 规格显示、这些器件 的额定 工作条件为 IOH =-4mA (VDD = 1.8V)和 IOL = 4mA (VDD = 1.8V)。

电平转换器 可 将输出电压降至1.2V。 SN74AVC1T45-Q1支持高达500Mbps 的速率、但在降压转换为1.2V (240Mbps 或120 MHz)时、数据速率将会降低。 您是否可以降低数据速率？

ADC 数据表应提供时序图、以展示 DDR 数据传输与输出时钟的关系。 以下是一份有用的应用手册、可帮助您了解串 行 LVDS 数据采集：了解高速 ADC 中的串行 LVDS 采集(TI.com)。

此致、Amy

感谢 Amy 和 Clemens 花时间进行回复。

感谢您指出"了解串行 LVDS 采集"和  "不再进行电平转换" 应用手册。

我有较低数据速率的解决方案、因此我特别想解决400Mbps (200 MHz 时钟、双倍速率数据)和1.2V

我已经查看了 DS90LVRA2数据表、我担心与 SN65LVDS4的3ns 相比、7ns 的传播延迟、而传播延迟随温度的变化比 SN65LVDS4更差、后者在1.8V 时非常稳定。它具有两个接收器采用同一封装的优势、通道到通道偏斜< 600ps、我可以考虑改用它。 但仍然有关于8 mA、1.8V 时的输出电流性能的相同问题。 没有  DS90LVRA2 输出电压电平与电流消耗的图表。  

我了解图1和2以及绝对最大电流、但想知道在采用1.8V VCC 的8 mA 下会发生什么情况。

此致、

Stephen

对于大于指定4 mA 的电流、输出晶体管可能会饱和、即 Rds _{(on)可能会}大于典型31 Ω。其饱和程度无法预测。

当 LVDS 接收器和 FPGA 输入之间的迹线足够短时、您不需要50 Ω 终端。 (但在接收器的输出引脚上具有大约27 Ω 的串联电阻器、您将具有大约50 Ω 的源端接。)

你好,克莱门斯,谢谢你的洞察力。 我正在考虑将电阻分压器(75和150欧姆)用于驱动器输出电压、将1.8V 电压降至1.2V、因此50欧姆电阻 是偶然的、而不是有意的终端。 我需要保护 FPGA 输入免受过压影响、并且使用分压器对信号稍作微调、与添加电平转换器来完成此工作相比、时序可能更一致。 在噪声敏感性方面、它确实增加了源阻抗、而这可能对信号产生不良影响、尤其是在那些低电压电平下具有如此小的裕度。
这个概念在 IBIS 仿真中有效,但我不确定8 mA 的可信程度。

谢谢 Amy

同样、无法保证8 mA 处的输出电压。 如果布线很短(是吗？)、我会使用750 Ω 和1500 Ω 。

尊敬的 Stephen：

我们的系统工程师运行一些仿真、 确定使用100：200输出分频器或这个电平转换器： SN74AXCH1T45数据表、产品信息和支持| TI.com 可能是选项。 理想选择取决于 接收器、FPGA 和负载之间的布线长度等因素。  

谢谢您、Amy

您好、Amy、电平转换器对于400MHz 频率的传播延迟过大。 我们可能会选择折衷方案、将数据速率降低至200Mbps、并使用工作电压为1.8V 的性能较低的 FPGA 组

产品页面上没有链接、是否有可用于 DS90LVRA2的 IBIS 模型？

使用 SN65LVDS4时、10 MHz 是指最低建议工作频率？ 这是否意味着它不适用于直流耦合的静态数据？

谢谢 Amy、我会继续检查。 频率下限似乎妨碍了 SN65LVDS4在直流耦合非编码数据传输应用中的使用。