[参考译文] DS34LV87T：空闲期间的输出 P 将有一个奇怪的波形

您好、Vincent：

感谢您分享所有这些信息。 我有几个问题和建议给你:

• 当输出端发生此振荡时、您能否在输入引脚处共享示波器图像？ 我想知道 VCC 的上拉电阻器是否产生干扰。
• 所有4条输出 P 线(OUTPUT+)是否都显示了此波形？  
• 您能发送设备顶部的图片吗？ 我想确认这些器件是否合法、因为有时假冒器件通过第三方进入市场。  

此致、

Ethan

尊敬的 Ethan：  

让我修改一下我的说法：UART 接收异常。

1. 我们已尝试移除上拉电阻器并以物理方式提升输入引脚、但输出信号没有变化。
2. 目前、我拥有的所有三个组件都表现出相同的条件、包括仅保留"TP (测试点)"的组件、它们也显示相同的波形。
3. 以下是这三个部分的照片。

另外、此处是传输 UART 信号时的波形(紫色的 CH2是输入；黄色的 CH1是输出 P)。 当 UART 输入为低电平时、输出 P 也为低电平；当 UART 输入为高电平时、输出显示异常信号(虚线标记数据的一位)。

Vincent  

感谢您提供更多详细信息。  我已经研究了这些特定的设备、它们在我的最后看起来都是合法的  

这里还有几个问题：

• 这些器件工作附近是否可能存在高频发射？
• 您能否发送 信号接收端的波形？ 源是否可能在线路下游来自接收器？
• 您能否共享完整的系统原理图？  

我索要原理图的原因是我没有看到这些器件的 ESD 保护二极管。  这些器件的 ESD 冲击可能超出其额定保护范围。 我们建议在总线上放置 ESD 二极管、尤其是 ESDS552。  

此致、

Ethan

尊敬的  Ethan：

• 附近没有高速信号或高于50 MHz 的信号。
• 在接收端、如之前使用 CH2的响应(紫色)所示、当接收端接收到高电平时、输出 P 也将为高电平、但它将表现出一个奇怪的波形。 我们已尝试断开电源并仅使用 DS34LV87 IC 进行测试、结果表明、只要接收端为高电平、输出端也将处于异常高电平。

Ch1：输出+；Ch2：输入设置为 高电平

Ch1：输出+；Ch2：输入设置为 低电平

Ch1：输出-；Ch2：输入设置为 高电平

Ch1：输出-；Ch2：输入设置为低电平

• 由于机密性问题、我们可能无法提供完整的信息、但我们可以提供方框图。

FPGA 直接与 DS34LV87的输入相连。

所有 DS34LV87T 均连接至连接器。 (我只展示了一些 conn 侧。

在我们的设计中、不存在 ESD 相关电路。

文森特

您好、Vincent：  

您可以重新上传这些图像吗？ 他们没有出现在我面前。  

我最大的问题是、由于设计中没有实施 ESD 保护、器件可能已损坏。 但是、如果您担心这是您未引起的器件故障、您可以使用我们的故障分析流程： https://www.ti.com/support-quality/additional-information/failure-analysis.html 向我们发送器件

我将向我的同事提出第二个意见。  

此致！

Ethan  

尊敬的  Ethan：

我重新上传如下所示的图像、

数据表显示 ESD 保护值为 ESD≧7kV。 我不认为它是那么脆弱。 如果 ESD 损坏了三个 DS34LV87T、则我的三个 DS34LV86T 全部正常也是不合理的。

• 附近没有高速信号或高于50 MHz 的信号。
• 在接收端、如之前使用 CH2的响应(紫色)所示、当接收端接收到高电平时、输出 P 也将为高电平、但它将表现出一个奇怪的波形。 我们已尝试断开电源并仅使用 DS34LV87 IC 进行测试、结果表明、只要接收端为高电平、输出端也将处于异常高电平。

Ch1：输出+；Ch2：输入 设置为 高电平

Ch1：输出+；Ch2：输入设置为 低电平

Ch1：输出-；Ch2：输入设置为 高电平

Ch1：输出-；Ch2：输入设置为低电平

• 由于机密性问题、我们可能无法提供完整的信息、但我们可以提供方框图。

FPGA 直接与 DS34LV87的输入相连。

所有 DS34LV87T 均连接至连接器。 (我只展示了一些 conn 侧。

文森特

尊敬的  Ethan：

对当前情况进行更新：我们已尝试在输出端的阻尼电阻器与 IC 的 P 和 N 之间添加一个33欧姆电阻器(我们测试了45至100欧姆的电阻器、但并非所有电阻器都能在每个通道上正常运行)。 此时、P 可以输出正常波形、并且可以接收。

但在这种状态下、处于高电平状态的 P/N 输出电压从2.1V 降至2.3V、表明显著的压降。 此外、在添加12组33欧姆电阻器后、我的系统的功耗明显增加了1.5W。

文森特

您好、Vincent：

感谢所有更新的信息。

如果您可以澄清一下、我可能会在某一方面感到困惑：N 输出是否也输出正常波形？ 或者是否只有 P 输出波形、正如您在上一条消息中提到的那样？  

根据您对33欧姆电阻器的测试、我认为您看到的振荡是反射问题。 现在我可以看到接收器原理图、有一个明显的端接问题导致了这种反射。 本文档进一步解释了 为何需要正确的端接(详细介绍了 RS 至485、但同样的推理适用)。

在您的原理图中、驱动器线路串联45欧姆、接收器线路串联1K 欧姆。 在典型的 RS -422设置中、应完全移除这些电阻器或将其替换为10 Ω 防脉冲电阻器(用于瞬态保护)。 这有助于正确匹配线路的特性阻抗。

理想情况下、应放置一个80至100 Ω 的端接电阻、仅连接接收器的每个正负输入(从 A_IN-到 A_IN+的电阻器、依此类推)。 驱动器不应具有任何端接电阻器(这有助于降低 EMI 并成为更大限度减少反射的最佳实践)。 与33欧姆的测试类似、总共应该有12个。 这里的缺点是输出电压会下降、但信号完整性将大幅提高。 如您所示、添加终端电阻器会增加功耗、但考虑到总共有12个驱动器、这种增加实际上效果相当不错。 一般而言、RS -422因低功率而未知。  

最后一点：我仍然强烈建议在总线线路上增加 ESD 保护。 是的、该器件具有7kV 人体放电模型(HBM)、但作为比较、工业级设计通常具有高达30kV IEC ESD 保护(比 HBM 标准更严格的保护)。 并非器件很脆弱、更何况周围的环境可能很容易受到 ESD 冲击。

此致、

Ethan

尊敬的 Ethan：

感谢您的答复。

我使用以下电路对 DS34LV87进行了返工、仅保留与 IC 的连接、因此不会出现反射问题。 输入端是否存在上拉电阻器并不影响奇怪信号的输出。

我尝试了将输入拉至高电平或低电平进行测试、结果如下：

在此100欧姆设置下、 当输入为高电平信号时、输出 P 仍然发送奇怪的波形。

当输入为 H 时、它将表现出一个奇怪的波形；当为 L 时、输出为一个正常的 L

无论输入是 H 还是 L、输出都是正常的(输入 L 会产生输出 H；输入 H 会产生输出 L)。

这就是我提到过的：只有输出 P 表现出异常波形、而输出 N 表现出异常波形。

因此、DS34LV87的输出连接至器件或保持悬空、当输入为高电平时、输出 P 将异常。

那么、您的建议是像这样修改 DS34LV87？

但是、对于端接电阻器、其中一个通道需要在信号正常之前尝试从120欧姆降低到33欧姆、而其他通道在100欧姆时可以正常工作。

该解决方案下次会再次改变吗？ 对所有通道使用33欧姆会更安全吗？

在我提供的早期图像中、DS34LV86未连接到电路板上的 DS34LV87。 相反、它连接到另一个直接从 FPGA 接收 RS422差分信号的电路板。
那么、是否不允许在 DS34LV86上使用1K Ω 电阻？ 迄今为止、它一直在运作、没有出现任何问题。

谢谢！

文森特

您好、Vincent：

我现在更清楚您对输出 P 的看法。 这张图有所帮助。  

这是设计应该看起来的样子：

10欧姆防脉冲电阻是可选的、但它们有助于提供更多瞬态保护。 选择100欧姆是为了使阻抗与电缆匹配。 我们建议使用120欧姆阻抗匹配电缆。 添加额外的电阻器会中断这种阻抗匹配、因此我建议您去掉1K 电阻器。 如您所述、有时系统在具有额外电阻的情况下可以正常工作、假设它不会使阻抗匹配变得太混乱。  

此致！

Ethan