[参考译文] DP83867IRPAP-EVM：DP83867IRPAP-EVM 原理图请求

尊敬的 Devaraj：

请参阅 DP83867EVM 用户指南、了解原理图：

https://www.ti.com/lit/pdf/snlu176

我觉得这像是一个 RGMII 时序问题。 RGMII 内部 TX_CLK/RX_CLK 偏斜时序可通过搭接或寄存器访问进行调整。

请尝试通过寄存器0x32和0x86调整 RGMII 延迟、以满足数据表第6.9节中显示的 RGMII 时序要求：

0x32[1]用于启用/禁用 RGMII 发送时钟延迟
0x32[0]用于启用/禁用 RGMII 接收时钟延迟
0x86[7：0]、启用后调整 TX_CLK 或 RX_CLK 延迟

谢谢！

Evan

嗨、

感谢您的响应。 我想先从硬件原理图开始。 如果一切看起来正常、将继续。  

我将向这个环路中添加硬件设计工程师。

尊敬的 Devaraj：

好的、如果对原理图设计有任何疑问、请联系我们。

谢谢！

Evan

您好、

此处是 FYR 原理图、请仔细检查 、如果您有任何发现、请告诉我。

尊敬的 Devaraj：

由于节假日,请在1/3之前收到反馈。

谢谢！

Evan

尊敬的 Devaraj：

请在下面查看我的反馈：

• 连接器侧 MDI 终端不遵循建议。 请进行调整以遵循此方案：
  
• 搭接看起来良好、可通过启用自动协商功能启用 RGMII 模式、广播所有速度。
• 请确认磁性元件和晶体模型符合数据表中表8-1和表8-2所述的要求

谢谢！

Evan

感谢您的输入、但检测到以太网、我们无法 ping 通或通信。 问题是否可能是由于上述建议未得到执行？

尊敬的 Devaraj：

如果链路建立但出现通信故障、原因可能是 RGMII 时序延迟。

请共享0x32/0x86的寄存器值。 对于第一次测试、我建议将0x32[1：0]写入相反的值。

谢谢！

Evan