[参考译文] TLK10031：TLK10031

您好、Alonso：

我对延误深表歉意。

 应将 MODE_SEL 拉至低电平。 是否会与 TLK 及其合作伙伴进行自动协商？ 这将确定 ST 应如何捆绑。

为确保正常运行、应将 PRBSEN 拉至低电平。 我建议添加上拉电阻器封装、以便可以选择将 PRBSEN 拉高以进行 PRBS 测试。

3.对于默认端口地址设置、建议将 PRTAD[4：0]拉至低电平、前提是 MDIO 网络中没有具有相同地址的其他器件。 请注意、MDIO 协议(PA[4：1])上的 PHY 地址字段需要匹配 PRTAD[4：1]引脚值、并且 PA[0]需要=0才能正确访问寄存器。

4. JTAG 是可选的、我不建议使用。 MDIO 接口可用于器件配置。  未使用时、TDI 和 TCK 应接地、而其他引脚可保持悬空。

5.通过 MDIO 执行编程配置。 这是一个介绍一些可编程参数的演示。 数据表中还提供了寄存器映射。

e2e.ti.com/.../TLK10xxx-SerDes-Overview.pdf

6.这是我对您的原理图的反馈。 请注意、您仍有责任确保您的设计能够按预期运行。

• HSTXAP/N：  请确认信号是交流耦合的。
• HSRXAP/N：看起来正常、交流耦合。
• INA0P/N：看上去正常、交流耦合。
• INA[3：1]P/N：未使用的引脚通过一个共享的100欧姆电阻器连接到 GND。  请每个 P/N 对使用一个100欧姆电阻器(总共3个电阻器)。  目的是在每个未使用对上保持100欧姆的差分阻抗。
• OUTA0P/N：  请确认信号是交流耦合的。
• OUTA[3：1]P/N：看起来不错、未使用的输出保持悬空。
• LOSA：外观良好、已连接到控制器器件。
• LS_OK_IN_A：  请使用50k 电阻将此引脚拉至 VDDO。  我假设将不使用该引脚。 这是在 TLK10xxx EVM 上使用的配置。
• LS_OK_OUT_A：看上去正常、未使用的输出保持悬空。
• PDTRXA_N：看起来正常、拉至高电平以实现正常运行。
• RSV[7：0]：看上去正常、保持悬空。
• REFCLK0P/N：假设基准时钟满足数据表的要求、则交流耦合看起来良好。
• REFCLK1P/N：假设基准时钟满足数据表的要求、则看起来良好、进行交流耦合。
• CLKOUTAP/N：连接至接头。  这些 CML 输出必须进行交流耦合。
• PRBSEN：  正常运行请拉至低电平。  我建议添加上拉电阻器封装、以便可以选择将 PRBSEN 拉高以进行 PRBS 测试。
• PRBS_PASS：看起来正常、已连接到控制器器件。
• ST：  请根据自动协商和 MDIO 条款的使用拉高/拉低。 最安全的设计选项是同时包含上拉和下拉电阻器封装。
• MODE_SEL：  对于1G-KX 模式、请拉至低电平。
• PRTAD[4：0]：  对于默认端口地址设置、我建议将这些引脚拉低。
• RESET_N：看起来正常、连接至控制器器件。 请注意、RESET_N 必须在器件功率稳定后保持有效(低逻辑电平)至少10us。
• MDC：  通常不需要上拉电阻器。  请仔细检查您的 MDIO 网络上的其他器件。 保留上拉电阻器空间以防万一、这样会更安全。
• MDIO：  必须使用2k 电阻从外部将该信号上拉至 VDDO。
• TDI：未使用。  请拉至 GND。
• TDO：看起来正常、未使用的引脚保持悬空。
• TMS：看起来正常、未使用的引脚保持悬空。
• TCK：未使用。  请拉至 GND。
• TRST_N：看上去一切正常、未使用的引脚保持悬空。
• TESTEN：看起来正常、被拉至低电平。 包含上拉电阻器封装。
• GPI[2：0]：看起来不错、下拉至低电平。
• AMUX[1：0]：看起来正常、保持悬空。
• VDDA_LS/HS：连接到1.0V 电源。 去耦匹配 TLK10xxx EVM。  我建议使用0欧姆电阻器、而不是铁氧体磁珠来匹配 TLK10xxx EVM。
• VDDT_LS/HS： 连接至1.0V 电源。 去耦匹配 TLK10xxx EVM。  我建议使用0欧姆电阻器、而不是铁氧体磁珠来匹配 TLK10xxx EVM。
• VDDD：连接至1.0V 电源。  去耦匹配 TLK10xxx EVM。  我建议使用0欧姆电阻器、而不是铁氧体磁珠来匹配 TLK10xxx EVM。
• DVDD：连接至1.0V 电源。  去耦匹配 TLK10xxx EVM。  我建议使用0欧姆电阻器、而不是铁氧体磁珠来匹配 TLK10xxx EVM。
• VDDRA_LS：连接到1.8V 电源。  去耦匹配 TLK10xxx EVM。  我建议使用0欧姆电阻器、而不是铁氧体磁珠来匹配 TLK10xxx EVM。
• VDDRA_HS：连接到1.8V 电源。  去耦匹配 TLK10xxx EVM。  我建议使用0欧姆电阻器、而不是铁氧体磁珠来匹配 TLK10xxx EVM。
• VDDO[1：0]：连接至1.8V 电源。  去耦匹配 TLK10xxx EVM。  我建议使用0欧姆电阻器、而不是铁氧体磁珠来匹配 TLK10xxx EVM。
• VPP：看起来正常、连接至 DVDD。
• VSS：看起来正常、连接至 GND。

此致！

卢卡斯

您好、Alonso：

以下是我对更新后的原理图的评论。

• HSTXAP/N：看起来良好、假定交流耦合被添加到另一个板上。
• INA[3:1]P/N:我很抱歉,经过仔细检查后,我意识到我原来的建议是不正确的。 数据表规定"未使用的 CML 差分输入引脚应通过一个共用的100欧姆电阻器接地。" 这样做的目的是强制未使用的输入进入已知状态(逻辑0)、而不是保持100欧姆差分阻抗。 我建议使用您的原始设计、其中所有引脚都连接在一起、并通过单个100欧姆电阻器拉至 GND。
• OUTA0P/N：看起来不错、假设另一个板上添加了交流耦合。
• LS_OK_IN_A：看起来不错、对 VDDO 施加50k 上拉电阻。
• CLKOUTAP/N：外观良好、添加了交流耦合。
• PRBSEN： 外观正常、下拉至低电平以确保正常运行。 包含上拉电阻器封装以及控制器器件的连接、以实现设计灵活性。
• ST：看起来不错、在第45条操作中被拉至低电平。 包含上拉电阻器封装以及控制器器件的连接、以实现设计灵活性。
• MODE_SEL：看起来正常、下拉至低电平以使用自动协商功能运行。 包含上拉电阻器封装以及控制器器件的连接、以实现设计灵活性。
• PRTAD[4：0]：看上去一切正常、默认端口地址设置下拉为低电平。
• MDC：外观良好、假设 MDIO 网络上的其他器件需要4.7K 上拉至 VDDO。
• MDIO：外观良好、2.2k 上拉至 VDDO。
• TDI/TCK：看起来正常、连接至 GND。
• 电源引脚：我没有看到此图中包含电源网络、但我提出的这些建议并不重要。

此致！

卢卡斯

您好、Alonso：

对于交流耦合/0欧姆电阻器、在差分布线上留出0402空间是没有伤害的。 我建议继续此设计、以便您可以灵活地添加/删除交流耦合、具体取决于另一个板上包含的组件。

此致！

卢卡斯

没问题。

此致！

卢卡斯