[参考译文] DP83822I：RMII、在 CRS/RX_D3上具有 SFD

尊敬的 Vivaan：

感谢您的快速回复。

Unknown 说：

这可能导致 sfd 时钟与 FPGA 时钟之间的时序不匹配。 建议使用从 PHY 生成的时钟为 FPGA 供电。[/QUOT]

是的、如果我们要开始新设计、这就是我们要做的。  或在50MHz 上使用 RMII 从模式。  遗憾的是、我们正在尝试升级现有的现场硬件(配置为 MII 接口)的功能、因此我正致力于在不改变任何现有电路的情况下向 FPGA 获取 SFD 信号。

由于 PHY 和 FPGA 都接收相同的25MHz 时钟、并且 PHY 和 FPGA 都从相同的25MHz 源生成50MHz、因此不会出现频率漂移...但愿我们所要做的就是设置 FPGA 50MHz 的相位以匹配 PHY 50MHz 的相位、从而可以轻松控制设置/保持时间。

非常感谢您对此进行调查-我明天再来看看。

谢谢、
Gordon

您好、Gordon、  

感谢您的耐心。 这是我发现的

• 在 RMII 主模式下、IEEE 1588 TX 引脚选择(PTPPSEL (6：4))是否优先于 RMII 模式下的默认 CRS_DV 输出？
• 在 RMII 主模式下、如果 RX_D3上的 CLK OUT、IOCTRL1 (10：8)–RX_D3 / GPIO_3控制是否优先于默认 MAC？

我能够确认 IOCTRL1确实优先于 RX_D3上的默认50MHz OUT。 我将在明天在 CRS 上测试 SFD 并在这里再次更新。

我还可以确认50MHz 时钟应与25MHz 输入同步、尽管两者之间的延迟可以忽略不计。 无论如何、这个小延迟将是恒定的、不应该是足够大的延迟而值得担心。  

我还想强调的是、虽然此应用可以正常运行、但我们无法保证器件在此应用中能够正常运行。 该器件设计为在 RMII 模式下在 PHY 和 MAC 接口之间共享一个通用50MHz 时钟、而不是2个独立的时钟。

此致！

Vivaan

感谢 Vivaan、到目前为止的好消息。

我认识到你的谨慎,并欣赏这种方法是非常规的,不推荐:-) 如果 SFD 上的 CRS 也能工作,我认为我们可以实现我们想要的与 FPGA 的变化。

2个时钟并不是真正独立的-它们来自单个低漂移25MHz 源、通过匹配的偏斜时钟缓冲器和匹配的延迟 PCB 布线、因此如果 PHY 50MHz 与传入的25MHz 对齐、FPGA 50MHz 与同一传入的25MHz 对齐、我们必须考虑到的是不同的 PLL 带宽和抖动-我预计这些带宽和抖动总共低于纳秒的周期、 因此、在考虑设置、保持和 IO 偏差后、20ns 时钟周期内有足够的可宽延时间。

我们可以在 FPGA 中使用其他一些技巧-例如、我们知道跟踪和 IO 延迟、并且我们有快得多的可用内部时钟(也与主25MHz 同步)、因此我们可以对 RX_DV、RX_D[1：0]进行过采样并根据边沿推断 PHY RX_CLK 位置..... 但我希望这不是必需的。

谢谢、
Gordon

您好、Gordon、  

我今天能够验证 PTPPSEL 位确实覆盖了默认的 CRS_DV 函数。 通常、CRS_DV 是 RMII 所需的信号、它包含载波传感和接收数据有效信号。 我本来打算建议连接 RX_DV、但看起来您的硬件最初是为 MII 构建的、因此它已经连接了这个信号。  

这绝对是一个非常规和有趣的应用。 从理论上讲、我确实看到了它是如何工作的。 请随时向我通报此申请是否成功的最新信息。

此致！

Vivaan