[参考译文] DP83822I：RMII、在 CRS/RX_D3上具有 SFD

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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1464972/dp83822i-rmii-with-sfd-on-crs-rx_d3

器件型号：DP83822I

工具与软件：

您好！

我们希望更新现有硬件的功能、因此我们不能用通常备用的 GPIO 引脚实现具有 SFD 输出的 RMII。

我想在 CRS_DV 上使用 RMII (25MHz 输入时钟)模式和 IEEE 1588 TxSFD (在 MAC 上使用 RX_DV 而不是 CRS_DV)、并在 RX_D3上使用 IEEE 1588 RxSFD (而不是默认的50MHz 时钟输出)。

MAC (FPGA)具有提供给 PHY 的相同25MHz 时钟、因此它知道输入时钟边沿在哪里、并且可以满足建立和保持时序要求。我们可以在需要时相对于25MHz 基准时钟的任何位置设置 FPGA 内部50MHz 和100MHz 时钟的相位。

理想情况下、我们应使用 RMII 从模式(一个 FPGA 连接10个 PHY)、但我们不能将参考时钟更改为50MHz。

我们不需要引脚搭接配置–可以通过 MDIO 配置所需的内容。

在 RMII 主模式下、IEEE 1588 TX 引脚选择(PTPPSEL (6：4))是否优先于 RMII 模式下的默认 CRS_DV 输出？
在 RMII 主模式下、如果 RX_D3上的 CLK OUT、IOCTRL1 (10：8)–RX_D3 / GPIO_3控制是否优先于默认 MAC？
在 RMII 主模式下、50MHz MAC IF 时钟和25MHz 时钟输入常量之间的相位对齐是否正确、如果是、是什么？

谢谢！
Gordon

9 个月前

0 admin 9 个月前

TI__Guru**** 2468610 points

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您好、Gordon、

根据我的理解、您需要在 RMII 主模式下使用 PHY (使用25MHz 输入时钟而不是50MHz)。您还希望使用与该时钟相同的时钟作为 MAC (FPGA)的输入、这将从提供的25MHz 生成50MHz。这可能会导致 PHY 时钟和 FPGA 时钟之间的时序不匹配。建议使用从 PHY 生成的时钟为 FPGA 供电。

[报价 userid="307835" url="~/support/interface-group/interface/f/interface-forum/1464972/dp83822i-rmii-with-sfd 上的 crs-rx_d3"]

在 RMII 主模式下、IEEE 1588 TX 引脚选择(PTPPSEL (6：4))是否优先于 RMII 模式下的默认 CRS_DV 输出？
在 RMII 主模式下、如果 RX_D3上的 CLK OUT、IOCTRL1 (10：8)–RX_D3 / GPIO_3控制是否优先于默认 MAC？

[报价]

这些寄存器应优先于默认功能。我将验证此功能、并在此处回复以确认这些寄存器设置是否具有优先权。

[报价 userid="307835" url="~/support/interface-group/interface/f/interface-forum/1464972/dp83822i-rmii-with-RMII-on-crs-rx_d3"]在主模式下、是50-MHz sfd IF 时钟与25-MHz 时钟输入常数之间的相位对齐、如果是、请问是什么[/报价]

我认为时钟应该同相、或者至少具有恒定的相位差。我还将在实验中确认这一点、并在此处回复。

请通过 EOD THU 期待我的实验结果(1/23)

此致！

Vivaan

0 admin 9 个月前

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尊敬的 Vivaan：

感谢您的快速回复。

Unknown 说：
这可能导致 sfd 时钟与 FPGA 时钟之间的时序不匹配。建议使用从 PHY 生成的时钟为 FPGA 供电。[/QUOT]
是的、如果我们要开始新设计、这就是我们要做的。或在50MHz 上使用 RMII 从模式。遗憾的是、我们正在尝试升级现有的现场硬件(配置为 MII 接口)的功能、因此我正致力于在不改变任何现有电路的情况下向 FPGA 获取 SFD 信号。

由于 PHY 和 FPGA 都接收相同的25MHz 时钟、并且 PHY 和 FPGA 都从相同的25MHz 源生成50MHz、因此不会出现频率漂移...但愿我们所要做的就是设置 FPGA 50MHz 的相位以匹配 PHY 50MHz 的相位、从而可以轻松控制设置/保持时间。

非常感谢您对此进行调查-我明天再来看看。

谢谢、
Gordon

0 admin 9 个月前

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您好、Gordon、

感谢您的耐心。这是我发现的

[报价 userid="307835" url="~/support/interface-group/interface/f/interface-forum/1464972/dp83822i-rmii-with-sfd 上的 crs-rx_d3"]

在 RMII 主模式下、IEEE 1588 TX 引脚选择(PTPPSEL (6：4))是否优先于 RMII 模式下的默认 CRS_DV 输出？
在 RMII 主模式下、如果 RX_D3上的 CLK OUT、IOCTRL1 (10：8)–RX_D3 / GPIO_3控制是否优先于默认 MAC？

[报价]

我能够确认 IOCTRL1确实优先于 RX_D3上的默认50MHz OUT。我将在明天在 CRS 上测试 SFD 并在这里再次更新。

[报价 userid="307835" url="~/support/interface-group/interface/f/interface-forum/1464972/dp83822i-rmii-with-RMII-on-crs-rx_d3"]在主模式下、50MHz IF 时钟与25MHz sfd 中时钟常数之间的相位对齐情况是怎样的？[/QUOT]

我还可以确认50MHz 时钟应与25MHz 输入同步、尽管两者之间的延迟可以忽略不计。无论如何、这个小延迟将是恒定的、不应该是足够大的延迟而值得担心。

我还想强调的是、虽然此应用可以正常运行、但我们无法保证器件在此应用中能够正常运行。该器件设计为在 RMII 模式下在 PHY 和 MAC 接口之间共享一个通用50MHz 时钟、而不是2个独立的时钟。

此致！

Vivaan

0 admin 9 个月前

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感谢 Vivaan、到目前为止的好消息。

我认识到你的谨慎,并欣赏这种方法是非常规的,不推荐:-) 如果 SFD 上的 CRS 也能工作,我认为我们可以实现我们想要的与 FPGA 的变化。

2个时钟并不是真正独立的-它们来自单个低漂移25MHz 源、通过匹配的偏斜时钟缓冲器和匹配的延迟 PCB 布线、因此如果 PHY 50MHz 与传入的25MHz 对齐、FPGA 50MHz 与同一传入的25MHz 对齐、我们必须考虑到的是不同的 PLL 带宽和抖动-我预计这些带宽和抖动总共低于纳秒的周期、因此、在考虑设置、保持和 IO 偏差后、20ns 时钟周期内有足够的可宽延时间。

我们可以在 FPGA 中使用其他一些技巧-例如、我们知道跟踪和 IO 延迟、并且我们有快得多的可用内部时钟(也与主25MHz 同步)、因此我们可以对 RX_DV、RX_D[1：0]进行过采样并根据边沿推断 PHY RX_CLK 位置..... 但我希望这不是必需的。

谢谢、
Gordon

0 admin 9 个月前

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您好、Gordon、

我今天能够验证 PTPPSEL 位确实覆盖了默认的 CRS_DV 函数。通常、CRS_DV 是 RMII 所需的信号、它包含载波传感和接收数据有效信号。我本来打算建议连接 RX_DV、但看起来您的硬件最初是为 MII 构建的、因此它已经连接了这个信号。

这绝对是一个非常规和有趣的应用。从理论上讲、我确实看到了它是如何工作的。请随时向我通报此申请是否成功的最新信息。

此致！

Vivaan

0 admin 9 个月前

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尊敬的 Vivaan：

这是一个好消息。当我们测试应用时、我会告诉您-需要几个月时间、因为我们有用于定义和编码的协议和堆栈。

非常感谢您的调查和快速响应。

此致、
Gordon

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