大家好、
您能否告知我 ISO674xF 的输入下拉电阻器容差值?
我的客户希望对其进行检查、以确保输入是否通过外部电阻器正确下拉。
此致、
伊藤
This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
大家好、
您能否告知我 ISO674xF 的输入下拉电阻器容差值?
我的客户希望对其进行检查、以确保输入是否通过外部电阻器正确下拉。
此致、
伊藤
尊敬的 Itoh-san:
您能否分享一下他们尝试使用外部电阻器实现的目的? 他们是在试图拉升队伍吗? 还是要确保线路已下拉?
如果他们尝试下拉线路、则内部下拉电阻默认情况下会下拉线路、因此不需要外部下拉。
但是、如果它们尝试将线路拉至高电平、则需要一个可克服输入下拉电阻的上拉电阻器。
为确定理想上拉电阻、建议查看数据表中的 IIH 规格。
这样可以知道最坏情况下流入输入引脚的泄漏是什么、并据此、您可以根据静态上拉条件下的输入端所需电压计算适当的上拉值。
希望这会有所帮助、请告诉我是否还有其他需要澄清的地方。
此致!
迈克尔
尊敬的 Itoh-san:
我将不得不在内部询问预期的容忍是什么。 根据数据表输入泄漏电流、它可能的最低下拉值为500KOhm - 5V、泄漏电流为10uA。 因此、这将是66%的容差、但该容差可能更接近10-20%。 假设容差为66%、那么它的最高值可能为2.5M Ω。
如果这可行、我们可以根据这一非常保守的估算进行计算。
我们是否知道 MCU 典型上拉值是多少? 以及可能该电阻器的容差。
我想、如果它是有意上拉、几乎肯定会小于1.5m Ω、这意味着要使线路保持低电平、在这种情况下、您需要在线路上具有一个下拉电阻。
此致!
迈克尔