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[参考译文] SN74LVC1G175:输出与真值表不匹配

Guru**** 2343700 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1518754/sn74lvc1g175-output-do-not-match-the-truth-table

器件型号:SN74LVC1G175

工具/软件:

尊敬的专家:

从数据表中:

D 触发器是边沿触发的。

当 CLR 为高电平时、输入引脚(D)的数据将在时钟(CLK)的上升沿传输到输出引脚(Q)。

为什么下图显示了错误的测试结果?

是否有任何可能的原因?

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    请放大 CLK 下降沿。 我 Δv 这 Δt 了 Δ V/Δ t 限制。

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    我的问题是在 CLK 下降沿、 输出引脚(Q)不应改变? 对吗?

    Δ t/Δ V v 限值会 Δ 此影响吗?

     

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    下降沿不应影响输出。 但慢速边沿会导致振荡、即多个下降沿和上升沿。

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    Δv 表中 Δt 任何最小 Δ V/Δ t 要求说明吗?

    我只能找到它。

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    Δ Δv Δ ΔT 边沿的斜率。 需要超过10ns 才能改变1V 的边沿将会太慢。

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    您好、专家、绿色是 CLK。 黄色的开关就出来了。

    您能对此有所评论吗?

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    您应该使用更高的采样率。

    但边缘太慢了。 该信号生成的确切程度是多少? 是否有任何其他元件(如电容器)连接到该线路?