[参考译文] SN74LVC2G74-Q1：具有上拉或下拉电阻的时钟引脚

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：SN74LVC2G74-Q1

工具/软件：

您好论坛、

我的 DFF、其/时钟引脚连接到 FPGA。

是否建议使用上拉或下拉电阻器偏置/CLOCK 引脚？

这主要是为了解决启动干扰。

使用下拉时、前沿优先、使用上拉时、后沿会触发输入/时钟。

我很好奇、即使是正常运行、还有什么更好的选择呢。

在任一种情况下、抗噪性能是否有任何优缺点？

谢谢、

David

0 admin 3 个月前

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触发器的初始状态未定义。获得一致上电状态的唯一方法是将/PRE 或/CLR 连接到复位信号。

0 admin 3 个月前

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您好、Clemens、

/PRE=H 和/CLR 连接到 RESET 信号。该问题更与一般启动以及系统中任何可能触发/CLK 输入的噪声有关。

使用下拉时、前沿会触发/CLK、从低电平到高电平再到低电平。使用上拉电阻时、后沿会触发/CLK、从高电平到低电平再到高电平。

这两种情况是否有任何优缺点？尤其是系统中有噪声时。

我设计的电路中/PRE = H、/CLR 是来自另一个电路的稳态 CMOS 输入、在 POR 之后、/CLR 会变为低电平以保持 Q = L

这是 FPGA 和 DSP 启动时的失效防护电路。

非常感谢任何建议。

此致、

David

0 admin 3 个月前

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只要/CLR 为低电平、CLK 引脚上发生的情况就无关紧要。

FPGA、上拉电阻器和触发器的电源按什么顺序上电？

逻辑（参考译文帖）(Read Only)