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[参考译文] SN74AUP1G74：申请了有关 Ioff 保护以及在 Vcc 上升和下降期间与 ESD 二极管的相互作用的更多详细信息

admin
Guru**** 2468460 points
Other Parts Discussed in Thread: SN74AUP1G74, SN74AUP1G08

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1545429/sn74aup1g74-more-details-requested-regarding-ioff-protection-and-interplay-with-esd-diodes-during-vcc-ramp-up-and-down

器件型号：SN74AUP1G74
Thread 中讨论的其他器件： SN74AUP1G08

工具/软件：

您好、

我正在使用几款 TI 逻辑器件、这些器件声称支持 Ioff 保护和局部断电保护。 我搜索并通读了 TI 和其他供应商网上提供的所有内容、以便尝试更好地了解 Ioff 保护机制的动态。

特别是、当此处引用的 D 型触发器等 IC 将输入引脚连接到可提供相当大电流的低阻抗电压源时、会发生什么情况。 例如锂离子电池、然后 Vcc 引脚从 0 升高到其工作电压相对缓慢。 当 Ioff 激活时、Ioff 功能的规格对于 Vcc 的阈值下限不完全明确。 此外、不知道当 Ioff 停用且器件未达到其最小 Vcc 时在转换区域会发生什么情况、更进一步、即使 Vcc 超过最小 Vcc 导通电压、它仍可能低于 I/O 引脚的电压、我们可能仍会看到 ESD 二极管正向偏置。 在这些条件下、我们实际上在理论上可能会看到 Vcc 和 I/O 引脚之间存在相当大的电压差、并可能会损坏电流。

这实际上是真的吗？还是执行了多种保护措施来继续隔离 I/O 引脚、直到 Vcc 超过 I/O 电压？ DFLOP 的数据表中没有任何建议、但我已阅读 TI 提供的讨论 PU3S 保护的应用手册。 我不认为 D 触发器有这种机制、但有趣的是、本应用手册中有一个关于 Ioff 的段落有点令人困惑。 我引述。

“对于仅具有 IOFF 规格或没有任何 IOFF、PU3S 和预充电规格的器件（例如 LVC 和 ALVC）、在输出或 I/O 端口暴露于任何带电信号之前、GND 和 VCC 需要上电至建议的工作电平。 如果为该端口指定了 IOFF、则器件输出或 I/O 端口可能会在 VCC = 0V 时暴露于实时信号中。 但具有 IOFF 的输入端口可以在 VCC = 0V 以及 VCC 上升或下降时处理实时信号。 这就是为什么在上电序列中进行 GND 连接之后、只要该端口指定了 Ioff、就可以随时进行输入端口连接。“

这表明输入引脚的行为与输出引脚的行为不同、但这是否正确、这是否仅适用于上述器件系列？

我正在使用其他器件、这些器件也指出它们具有 Ioff 保护、但同样地、在这些情况下、用于保护的阈值电压以及 Vcc 上升或下降时的转换行为以及输入和输出引脚的差异并不完全清楚。

请帮我更详细地说明这些电路的内部结构、具体说明适用的引脚、以及如何阅读数据表以提取任何相关数据、然后我可以决定在哪些情况下需要考虑外部电流限制。 我阅读了 TI 的几个应用手册、甚至还特别提到了数据表中包含的与 Ioff 功能相关的信息、但即使这些手册也无法清楚地回答我的问题。

我期待着有一些澄清,

祝你一切顺利。

  • 0
    TI__Guru**** 2468460 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Aidan Walton：

    如果器件没有过压保护功能、应避免 VI  大于 Vcc 的情况。 如您所述、这种情况可能会导致潜在的破坏性电流。 我想您指的是存在正向钳位二极管来为器件“反向供电“。  此处可详细说明具有或不具有正向钳位二极管的电路的行为发生变化。 如果没有正向钳位二极管、按照您描述的方式反向供电的风险就会消失。

    您提到的特定器件 (SN74AUP1G74) 确实具有过压容限输入。 这意味着、除了 Ioff 外、还没有正向钳位二极管。  一般而言、“过压容限输入“是一种用于描述器件何时允许 VI   高于 Vcc 而不必担心反向供电的短语。

    有关内部结构的更多详细信息、请参阅下图、了解 Ioff 的工作原理。 此图像取自 TI 了解和解释标准逻辑数据表的第 42 页 、是一个很好的资源。 您可能还感兴趣本文档的第 4.6.12 节、该节介绍了 II  输入电流。 介绍了此规格与具有 过压容限总线保持输入的器件之间的关系、这些器件使用肖特基阻断二极管来防止电流回流。

    您提出了几个好问题。 我希望我能够提供一些澄清。

    此致、

    Nikki

  • 0
    TI__Guru**** 2468460 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    感谢您的努力,但我害怕说,我已经阅读了这些文件,虽然它似乎在第一眼就像一个合理的解释。 我看不到 Ioff 功能如何使用此结构。 确保所有这些二极管的排列方式均会阻止电流从器件引脚 I/O 流向 Vcc。 但是、ESD 二极管会发生什么情况。 正如我们在该图中看到的、I/O 和 Vcc 之间没有二极管正向偏置路径。 因此、它是如何/在哪里存在的？ 如果它通过 Ioff 功能接通和断开电路、则此图中未显示它。 我在各种应用手册中反复看到了哪些 BTW。  

    如果我们假设采用某种机制将 ESD 二极管切换至电路、则会在何时发生这种情况。 SSZTAP0 应用手册的图 4 显示了当 Vcc 上升/下降大约 0.5V-0.6V 时发生的某种转换。 这在几个数据表中得到了一定程度的证实。 但其他器件的数据表显示这些转换电压约为 0.3-0.4V。

    此外、基本上不清楚的是、我发现其他论坛文章指出（TI 代表）、在某些情况下、Vcc 必须硬钳制在此阈值电压以下并有一个明显的下拉电阻、以避免器件浮动在这些 Ioff 转换电平以上。

    似乎很遗憾、大多数数据表都没有明确说明此电压电平是多少。 您能解释一下为什么会这样吗？

    另请为我查看 SZZA033。 我随附了本应用手册中有关 Vcc 斜升的图：

    我们可以在这里清楚地看到什么被描述为重叠区域。 现在、这似乎与 PU3S 特性相关。 我认为相关的 D 触发器不支持。 但是、我之前的问题仍然适用。  

    如果在 Vcc 上升或下降到高于或低于 I/O 时没有有效机制将输入或输出保持在高阻态、那么在“切换“到电路中时、什么机制会阻止潜在破坏性电流流经 ESD 二极管、从而在 Vcc 上升到 I/O 引脚以上时防止破坏性电流从 I/O 引脚流入 Vcc、如果 Vcc 高于 Ioff 电平但低于 I/O 电平、这同样会防止破坏性电流从 I/O 引脚流入 Vcc。

    我似乎并不完全清楚这种情况、毫无疑问、在任何数据表中似乎都没有明确定义。

    祝你一切顺利

  • 0
    TI__Guru**** 2468460 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Aidan：

    我认为、一些困惑在于我们的 ESD 二极管的工作原理。

    一些将 ESD 二极管切换为电路的机制

    这些二极管与 Ioff 或导通或关断器件无关。 ESD 保护电路等待由 ESD 事件触发、否则不使用。 点击 此处、即可找到有关逻辑器件中常用 ESD 保护的详细视频。 但是、这些 ESD 电路不应与 IOFF 或过压耐受输入相混淆。  

    很遗憾、大多数数据表都没有明确说明此电压电平是多少。 您能解释为什么会这样吗？

    这与 TI 过去制作数据表的方式有关。 直到最近、该规格仅在 0V 时测量。 新器件在 0V 和 0.3V 下进行了测试、因此您可能会在新的数据表中发现这一点。 遗憾的是、这就是我无法帮您定义未指定电压电平的旧器件的电压电平的原因。 您认为这个数字是对的、并且您更有可能找到较旧器件列出的 0.5V。 如果在未列出电压时您需要一般经验法则、0.3V 是安全的选择。

    如果我需要进一步澄清、请告诉我。

    此致、

    Nikki

  • 0
    TI__Guru**** 2468460 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    感谢 Nikki 的答复。 就第二部分而言、我很高兴接受此回答、但我想要了解此类详细信息的原因之一是、我每天的工作是为制造商不提供合适模型的器件构建定制的 SPICE 模型、我从数据表信息中得到了这些模型、在这种情况下、我们正在尝试对似乎通过 ESD 保护二极管反向供电的场景进行建模。 因此、Ioff 和和在此模式下转换以及与 PU3S 电路（您在审阅中没有评论过）的交互的特定和准确电压电平非常重要。

    更进一步地说、您关于 ESD 二极管在触发之前不起作用的评论令我不相信。 我想您在此指的是反向击穿区域、这在双向接口中是非常常见的情况。 但在数字器件上、我期望考虑的结构是使用正向偏置模式。 我很高兴得到纠正、但请查看 TI 自有应用手册中的表格：SSZT784 “反向工作电压、击穿电压和极性配置“

    在这种情况下、我可以清楚地看到、对于 I/O 线路超过 Vcc 电压的数字电路、我们将设置一个正向偏置二极管。 该二极管不会在雪崩模式下工作、因此如果不像 Ioff 那样导通、则必须将其与电路隔离。

    什么是我的缺失?

    再次感谢。

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    TI__Guru**** 2468460 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Aidan：

    为器件构建定制 SPICE 模型

    感谢您为您的问题提供背景信息。 对于您询问的初始器件 (SN74AUP1G74)、  LTSpice（及类似器件）不支持包含触发器等锁存器的数字电路。 这些电路可能会产生未知状态并导致仿真器中出现收敛误差。 如果您已经知道这一点、并且正在使用不适用此项的仿真工具、请原谅我。

    不过、对于我们的大多数器件、我们在产品页面的设计和开发部分提供了 SPICE 模型。 例如、如果您对 SN74AUP1G08（具有过压耐受输入和局部关断 (IOFF) 功能的器件）感兴趣、可以转至 SN74AUP1G08 设计与开发 并下载我们创建的 SPICE 模型。 我们认为、这是我们这一部分的一个很好的代表。 您也可以编辑或使用我们的 SPICE 模型中提供的信息来帮助您制作自己的模型。

    尝试对似乎通过 ESD 保护二极管反向供电的场景进行建模

    超出建议/绝对最大数据表参数、器件可能会损坏。 因此、我们的模型中不包含任何超出规范的行为。 但是、现在我知道您正在制作自己的模型。

    您对 ESD 二极管在触发之前什么都不起作用的评论令我不相信

    您是对的。 对于我在这件事上引起的任何困惑、我深表歉意。 我并不是要暗示他们什么都不做。 我们的数据表中列出了漏电流等参数。

    Ioff 以及进入或退出此模式以及与 PU3S 电路交互（您在审阅中没有对此进行评论）的具体、准确电压电平非常重要[/报价]

    如前所述、具体的电压电平是我们过去没有测试过的电压电平、因此除了对最新器件进行 0.3V 测试外、我恐怕我无法提供任何详细信息。 我也无法提供关于它与 PU3S 电路交互的数据。 如果您想了解有关内部电路的详细信息、恐怕我无法提供、因为它是专有的。

    [引述 userid=“632841" url="“ url="~“~/support/logic-group/logic/f/logic-forum/1545429/sn74aup1g74-more-details-requested-regarding-ioff-protection-and-interplay-with-esd-diodes-during-vcc-ramp-up-and-down/5949048

    在这种情况下、我可以清楚地看到、对于 I/O 线路超过 Vcc 电压的数字电路、我们将设置一个正向偏置二极管。 该二极管不会在雪崩模式下工作、因此如果不像 Ioff 那样导通、则必须将其与电路隔离。

    什么是我的缺失?

    [/报价]

    我相信您可能正在寻找我无法提供的信息。 我们器件内部的具体电路详细信息和确切原理图是专有的。 但是、您可以 根据我们产品页面上提供的 SPICE 模型进行编辑或做任何您认为合适的事情。 如果 SPICE 模型不足以满足您的需求、找到答案的最佳方法可能是自己对我们的器件进行基准测试。

    如果您对特定器件有疑问、我会尝试为您寻找答案。 我认为、我们的一些通信错误源于通常谈论保护电路、而不是特定器件。

    此致、

    Nikki