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[参考译文] TPLD801-DRL-EVM:计数器输出脉宽和上电可靠性验证

Guru**** 2847400 points

Other Parts Discussed in Thread: TPLD801

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1633560/tpld801-drl-evm-counter-output-pulse-width-and-power-up-reliability-validation

器件型号: TPLD801-DRL-EVM
主题中讨论的其他器件: TPLD801

尊敬的专家:

我们想问以下问题:

客户正在探索 TPLD801 在一个即将完工的项目中的使用情况。  该器件似乎可以节省一些硬件并提供代码安全性。 但是、需要确保它的实际运行方式。

根据 InterConnect Studio 进行设置: name=cnT1、时钟源=osc4、控制数据=95、复位模式=仅上升沿、器件宏单元已分配=Any (CNTDLY0)。  RST 引脚无连接。

预期此计数器将传入时钟除以 96、输出脉冲为 1 个时钟周期。  对吧?

客户非常担心上电时会发生什么情况、因为大于 1 个时钟周期的输出脉冲会破坏后续片外电路。 已多次阅读数据表、但仍不确定“cnt1 out“会发生什么情况。  您能否介绍一下开机时会发生什么情况?

感谢您的指导。

此致、
阿奇·A·

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    您好:

    下面是展示此设置的一些仿真。 可以看到脉冲宽度为 1 个时钟周期。 但请注意、时钟精度为 5%。

    如果担心上电、可以使用 POR 模块确保仅在器件完全导通时才输出。