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[参考译文] SN74LVC165A：SN74LVC165 - H 输入到 QH 输出与 CLK 和 SH/LDn 间的关系

admin
Guru**** 2862450 points

Other Parts Discussed in Thread: SN74HC165

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1637449/sn74lvc165a-sn74lvc165---h-input-to-qh-ouput-relation-with-clk-and-sh-ldn

器件型号： SN74LVC165A
Thread 中讨论的其他器件： SN74HC165

您好、

根据下面所附图片、您能否确认我的理解是否正确；

对于包含 2 个级联 SN74LVC165 的 8 位序列：

一旦 SH/LDn 变为低电平 Qh =输入 H（所有输入加载到内部寄存器）、在第 1 个时钟上升沿 Qh =寄存器 G、在第 2 个时钟 上升沿 Qh =寄存器 F、在第 3 个时钟上升沿 Qh =寄存器 E、在第 4 个时钟上升沿 Qh =寄存器 D、在第 6 个时钟上升沿 Qh =寄存器 B 在第 8 个时钟上升沿、QH =前一个 SN74LVC165 并行移位寄存器的串行输入 S0（即 QH =输入 H、SH/LDn 为低电平）、以此类推。

 

SN74LVC165_timing_diagram.png

我的理解是、当 SH/LDn 将为低电平时、H 输入将显示在 QH 上（如果存在 CLK，则无需相关）...

在查看 HC 系列 SN74HC165 时、数据表中的时序图略有不同（请确认我的理解是否适合 QH 及其输入关系）。 在下面的时序图中、在 CLK INH 设置为低电平后的第 1 个 CLK 上升沿、寄存器 H 出现在 QH 处。 SN74LVC165 是否会具有相同的行为？

image.png

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    TI__Guru**** 2862450 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Pierre-Oliver：

    我同意 HC165 的时序图有点难以理解。 HC165 图的含义是第一个时钟沿被 CLK INH 抑制、而 H 在没有时钟边沿的情况下输出。 G 将出现在时钟的第一个上升沿。

    本质上、两个器件具有相同的功能、并且这两个时序图应可互换。 您可以将 LVC165 时序图应用于 HCS165。

    此致、

    Nikki

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    TI__Guru**** 2862450 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    谢谢您对 Nikki 的澄清。

    如果我需要估算级联 LVC165 X 个数量（最坏情况下的负载电容，Vcc 3.3V）的最快支持频率、是否有任何明确的方法来计算/估算该频率？ 在某些情况下、我需要有 10 个以上的级联器件、并且我需要提前确保支持的最大频率将是多少。

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    TI__Guru**** 2862450 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你好、Pierre-Olivier、

    级联 LVC165 的最大时钟频率与单个 LVC165 的数据表中列出的频率相同。 尽管数据表中未明确说明、但这些器件设计为级联在一起、这是有意为之。

    最大频率取决于 VCC、因此您需要查看特定情况的数据表。 请参阅下面的屏幕截图。

    此致、

    Nikki