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[参考译文] SN74AVC4T774:不存在VCCB时的针脚状态

Guru**** 2539500 points
Other Parts Discussed in Thread: SN74AVC4T774

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/641603/sn74avc4t774-pin-states-when-no-vccb-present

部件号:SN74AVC4T774

您好,

使用SN74AVC4T774芯片的应用程序出现问题。 以下是包含此部件的示意图:

该设备用于在主MCU (3.3 V)和GSM模块(1.8 V)之间进行IO电平转换。 我的问题是:

请查看示意图标签。 在部件U1C上,RXDL和CTSL变为高阻抗且1V8电压切断后,RXDH和CTSH (因此A侧输出,B侧输入)的针脚会发生什么情况? 因为现在,在这种情况下,我在RXDH线路上遇到一些未指定的行为。 下面是一个示波图:

黄线显示RXDL和1V8 GO高阻抗后的RXDH状态。 在1.8V中断的情况下,A侧输出引脚是否也应具有高阻抗? 我希望大家能在这方面提供帮助。

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    您好,Lukasz:
    如果其中一个电源针脚降低到0V,部分断电保护(Ioff)将禁用所有输入/输出端口。 但是,这与被关闭的情况不同。 有时,电源仍有残余电压,输出可能出现意外行为。

    我们建议在Vcc引脚上添加一个较弱的下拉电阻,以便在电源不再能提供电流时将电源引脚强制设为0V。 这将确保Ioff在切断电源时打开。 为了进行测试,可将此电阻器与旁路电容器并联添加(10k至100k应正常工作)。

    此外,即使Ioff打开,这也意味着输出处于高阻抗状态-此时电压将浮动,并可能根据多种因素上升或下降。 如果您想确保引脚处于高阻抗模式时的特定状态,可以添加上拉或下拉电阻。
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    您好,感谢您的回答。

    我尝试在B侧的输入线路上增加一个下拉,1V8电源将被切断。 这一点也没有帮助。 我不能再增加一个拉,因为1V8已经消失了,所以我没有任何可能把它拉高。

    我们建议在Vcc引脚上添加一个较弱的下拉电阻,以便在电源不再能提供电流时将电源引脚强制设为0V。 这将确保Ioff在切断电源时打开。 为了进行测试,可将此电阻器与旁路电容器并联添加(10k至100k应正常工作)。 

    这种方法我会在明天早上尝试。 但我认为这样做没有什么帮助。

    我现在想的是在设计中添加一个具有极低Vgs的N MOSFET晶体管。 晶体管的门将由1V8驱动。 晶体管的电源将连接至GND,而排扰器将连接至DIR引脚。 当1V8消失时,转换器将停止导电,由于MOSFET,通常连接到GND的DIR引脚将被一些电阻器拉起,使A侧输出浮动。

    你怎么看?

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    您能同时获得1.8V电源,RXDL和RXDH的示波器吗? 这应该告诉我们我的理论是正确的还是正在进行其他事情。
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    我只有2个信道范围。 我会尝试将RXDH与数字输入连接,并将RXDL和1V8与示波器探头连接。 明天我会把照片张贴出来。 谢谢。
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    好的,下面是范围。 第一个示波图显示3个信号:

    1V8:蓝色

    RXDL:黄色

    RXDH:DIO0

    看起来1V8销没有像您说的那样完全脱开。 它在某种程度上正在跳动。 增加一个10公里的下拉式对它没有多大帮助。 下面是另一个仅具有2个信号的示波器拍摄:RXDH和1V8:

    你怎么看?

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    这证实了我的怀疑,即供应管路没有保持在0伏----在每个循环中它似乎几乎是0.7伏。 在1V8到GND之间添加一个电阻器应该可以解决问题。
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    第二个示波图是在我给1V8赛段增加了10k的下拉后拍摄的。 这没有什么帮助。
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    我已经解决了如下问题:

    以下是示波器镜头:

    我不知道GSM模块关闭后1V8状态的原因是什么。 因此,我引入了一个解决方法。 一旦1V8下降到0 - 0.7 V左右,添加的晶体管就会关闭,从而将dir2向上拉至3V3。 当dir2高时,RXDH线高Z。