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[参考译文] SN74AHC1G08:与门 SN74AHC1G08与放大器;D 锁存状态

Guru**** 648580 points
Other Parts Discussed in Thread: SN74AHC1G08, SN74ALVCH373, SN74HCS72
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1123613/sn74ahc1g08-and-gate-sn74ahc1g08-d-latch-states

器件型号:SN74AHC1G08
主题中讨论的其他器件: SN74ALVCH373SN74HCS72

您好!

我有三个问题:

1.我想知道当 IC 由于任何原因(例如、由于过压、老化、温度等原因)损坏/失效时、与门 SN74AHC1G08的输出状态(短接至 VCC 或 GND 或高阻抗)是什么。

2.在 SN74ALVCH373 D 锁存真值表中、OE =高电平时、Q 变为高阻态。如果使用上拉电阻器将 Q 以3.3V 拉至高电平、会发生什么情况?它是否保持高电平?

请根据数据表第2页的真值表(SN74ALVCH373)确认我对 D LATCH 的理解。

      a:当 D =低电平且 LE 从高电平转换为低电平时、无论 D 输入的状态如何变化、Q 都保持低电平

      B. 当 LE =高电平时、D 上的输入流入 Q

请告诉我是否需要任何澄清。 提前感谢您的支持。

此致、

Anand M

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    1.损坏不可预测。 任何输入或输出都可以部分或完全短接到其他任何地方。

    2.只要连接了上拉电阻器,它就会继续将线路上拉为高电平。

    3.是的。

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    尊敬的 Clemens Ladisch:

    感谢您的回答和澄清、感谢您的第一次查询。这将是较高的可能性。

    此致、

    Anand M

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    这在很大程度上取决于周围电路。 通常、会先断开过压的引脚。

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    尊敬的 Clemens Ladisch:

    感谢您提供信息。 最后一个问题是、对于 D LATCH、输出会在 LE 引脚从高电平转换为低电平时锁存、但在 D 引脚变为低电平并保持低电平时、我需要锁存电路、直到 MCU 将其复位。 您可以为此逻辑推荐器件吗?

    感谢您的支持、感谢您的及时响应。

    此致、

    Anand M

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    使用 D 型负边沿触发器(例如 SN74HCS72)、将输入信号连接到/CLK、将 D 连接到 GND、/CLR 连接到 VCC、并使用/PRE 对其进行初始化/复位。

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    Anand、您好!

    我会采纳 Clemens 的建议我要添加的唯一内容是在订购特定器件之前仔细检查电源电压和驱动强度等参数、因为 SN74ALVCH373具有总线保持功能、 与建议的 SN74HCS72相比、 SN74ALVCH374的驱动强度可降至1.65V、并且比建议的 SN74HCS72高得多。SN74ALVCH374 是您可以获得的最接近的电压、但它是正边沿触发的、因此除非您的参数不灵活 、否则我会选择 SN74HCS72。

    如果您还有任何问题、请随时提问。

    此致、

    Owen

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    感谢 Owen 和 Clemens Ladisch 在这方面的支持和澄清。 我会选择符合 我要求的 SN74HCS72。

    谢谢

    Anand M