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https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1116929/sn74lvc1g175-clr-de-asserted-while-clk-is-h-does-the-d-flip-flop-see-this-as-a-rising-clk-edge
此问题可能适用于所有 D 触发器。
假设 CLR 有效、D 为 H、CLK 为 H。 由于 CLR 有效、因此无论 D 和 CLK 如何、Q 均为 L。
现在、在 D 和 CLK 仍然为 H 的情况下、CLR 被取消置位。 D 触发器是否会将 CLK 视为上升沿、因此、在 CLR 取消置位时、Q 将变为 H？ 我的 SPICE 仿真表明不会。 D 触发器仍需要一个上升 CLK 边沿来使 Q 变为 H。 因此、当 CLR 被取消置位时、Q 将保持 L、直到实际上升 CLK 边沿。
请确认、谢谢。
您好、Johnathan、
您使用的是什么仿真模型？ SPICE 中的触发器模型不是很可靠、我不建议使用它们。 我们目前没有适用于该器件的 SPICE 模型。
没错。 当 CLR 从 L 变为 H 时、如果 CLK 为 H 或 L、则输出将设置 为之前的状态。 输出 Q 将保持 L 、直到实际上升沿。
此致、
Sebastian
您好、Sebastian、感谢您的回复。
当您说： "当 CLR 从 L 变为 H 时、如果 CLK 为 H 或 L、则输出将设置 为先前的状态。"、根据先前的状态、您是指 CLR 被置为有效之前的 Q 状态、 还是按先前的状态、您是指当 CLR 被置为有效(Q =低电平)时 Q 的状态？ 我认为这是后一种情况、但只是想重复检查一下。
您好、Jonathan、
当您设置 CLR = L、Q = L 时。这是"上一状态"。 当 CLR=H 并且 CLK 已经为 H (无上升沿)时，输出 Q 被设定为(“之前的状态”Q = L)。 输出 Q 将保持低电平、直到 CLK 的上升沿。
非常好，谢谢 Sebastian！
