https://e2e.ti.com/support/logic-group/logic/f/logic-forum/877100/sn74lvc1g74-sn74lvc1g74
器件型号：SN74LVC1G74主题中讨论的其他器件： SN74HCS74
您好！
我在设计中使用的是部件"SN74LVC1G74"。 方框图如下所述。
CLR#、PR#和 Q 连接到处理器。 Q#未连接。 CLK 被连接至定时器电路并且只有在定时器输出上发现任何上升沿时 Q 才应该变为高电平。 数据引脚始终连接到 VCC。
我正在系统级执行 DO-160电源中断测试、观察结果如下。
当我在‘级执行 D0160电源中断测试时，“Q”输出将变为高电平。
我在系统级有50ms 的保持时间。 当我执行20ms 的电源中断测试时、我的系统不应重新启动、并且它继续像以前一样工作。
当我执行电源中断20ms 时、Q 将变为高电平、这是不应该的。 我在该测试期间探测了所有信号、并且未观察到任何信号触发。
请指导我了解原因。 如果需要任何其他信息、请告诉我。
探测点如下所述。
我在设计中使用的是部件"SN74LVC1G74"。 方框图如下所述。
CLR#、PR#和 Q 连接到处理器。 Q#未连接。 CLK 被连接至定时器电路并且只有在定时器输出上发现任何上升沿时 Q 才应该变为高电平。 数据引脚始终连接到 VCC。
我正在系统级执行 DO160电源中断测试、观察结果如下。
当我在‘级执行 D0160电源中断测试时，“Q”输出将变为高电平。
我在系统级有50ms 的保持时间。 当我执行20ms 的电源中断测试时、我的系统不应重新启动、它的工作方式与20ms 之前的工作方式相同。
当我执行电源中断20ms 时、Q 将变为高电平、这是不应该的。 我在该测试期间探测了所有信号、并且未观察到任何信号触发。
请指导我了解原因。 如果需要任何其他信息、请告诉我。
