[参考译文] SN74LVC1G74：SN74LVC1G74

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Other Parts Discussed in Thread: SN74LVC1G74, SN74HCS74

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https://e2e.ti.com/support/logic-group/logic/f/logic-forum/877100/sn74lvc1g74-sn74lvc1g74

器件型号：SN74LVC1G74
主题中讨论的其他器件： SN74HCS74

您好！

我在设计中使用的是部件"SN74LVC1G74"。方框图如下所述。

CLR#、PR#和 Q 连接到处理器。 Q#未连接。 CLK 被连接至定时器电路并且只有在定时器输出上发现任何上升沿时 Q 才应该变为高电平。数据引脚始终连接到 VCC。

我正在系统级执行 DO-160电源中断测试、观察结果如下。

当我在‘级执行 D0160电源中断测试时，“Q”输出将变为高电平。

我在系统级有50ms 的保持时间。当我执行20ms 的电源中断测试时、我的系统不应重新启动、并且它继续像以前一样工作。

当我执行电源中断20ms 时、Q 将变为高电平、这是不应该的。我在该测试期间探测了所有信号、并且未观察到任何信号触发。

请指导我了解原因。如果需要任何其他信息、请告诉我。

探测点如下所述。

波形1：

CH1：CLK

通道2：问

CH3：CLR#

Ch4：PR#

波形2：

CH1：数据

CH2：问

我在设计中使用的是部件"SN74LVC1G74"。方框图如下所述。

我正在系统级执行 DO160电源中断测试、观察结果如下。

当我在‘级执行 D0160电源中断测试时，“Q”输出将变为高电平。

我在系统级有50ms 的保持时间。当我执行20ms 的电源中断测试时、我的系统不应重新启动、它的工作方式与20ms 之前的工作方式相同。

当我执行电源中断20ms 时、Q 将变为高电平、这是不应该的。我在该测试期间探测了所有信号、并且未观察到任何信号触发。

请指导我了解原因。如果需要任何其他信息、请告诉我。

5 年多前

0 admin 5 年多前

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建议运行条件表显示、当电源电压低于1.5V 时、输出值可能会发生变化

为了确保电源中断后的已知输出状态、在这种情况下、处理器必须将 CLR 拉低。 (如果处理器输出变为高阻抗、您可以添加一个下拉电阻器。)

0 admin 5 年多前

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20ms 的电源中断不会导致锁存电源关闭。我们有50毫秒的电源卡保持时间。

0 admin 5 年多前

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如果电源没有下降、则必须存在其他影响触发器状态的东西。请放大 PRE/CLK 信号、进入纳秒范围。

0 admin 5 年多前

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尊敬的 Anuraj：

我还建议您向我提供与 Clemens 所提到的相同的内容：

请放大 PRE/CLK 信号、进入纳秒范围。可能会有一个小的噪声边沿、从而导致错误触发。

谢谢！

卡兰

0 admin 5 年多前

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我在纳秒范围内探测 PRE /CLK 信号、并且在信号中没有看到任何边沿。 CLK 保持低电平状态和预至高电平状态。

0 admin 5 年多前

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您好！

那么、您的 CLK、PRE 或 CLR 引脚上没有噪声是正确的吗？

您能否向我解释一下电源中断测试完成了什么？如果所有输入信号都保持其状态、则输出不会发生任何变化。

谢谢！

卡兰

0 admin 5 年多前

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今天、我探测了高分辨率示波器、我在信号中遇到了一些干扰。请找到所附的波形。

这种干扰是否足以将输出(Q)锁定在高电平？哪个引脚上的干扰导致了该问题？

0 admin 5 年多前

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您好！

输入变化导致输出变化的阈值约为 Vcc 的一半。您的所有3个信号都可能达到该状态、因此输出上会出现大量振荡。

是否预变低、将导致 Q 变为高电平、在此期间是否能够保持高电平？

在时钟振荡时使数据振荡也将解释输出上的振荡。

最快的解决方案可能是将器件切换至 SN74HCS74、该器件具有施密特触发输入、可对慢速和高噪声输入信号提供抗扰性。

由于您不需要高频信号、另一种解决方案是在输入端添加 RC 以抑制输入振荡。请小心操作、因为输入信号边沿不应变得太慢、以至于不会超出数据表中的最小输入边沿速率要求。

谢谢！

卡兰

0 admin 5 年多前

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谢谢 Karan。我计划切换到具有施密特触发输入的新器件。您能建议一个部件、以便替换现有部件(SNLVC1G74)。电路板已经组装完毕、在此阶段很难再次旋转。

0 admin 5 年多前

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尊敬的 Anuraj：

遗憾的是、具有所有施密特触发输入的唯一触发器是 SN74HCS74。没有 P2P 替代、您必须修改电路板才能修复此问题。

谢谢！

卡兰

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