[参考译文] SN74LVC1G175：有关 tpd 的问题

您好 Darren、

[引用 user="Darren (FAE)"]

DS 列出了给定不同 CL 值时的最大值/最小值随温度变化的情况...

℃第6.9节(-40℃~85 μ F)、是否可以说对于高达50pF 的最大 CL (测量时包括探头/夹具电容)、VCC = 5V 过热/过程的最大 tpd 将低于4ns、最小 tpd 将大于1.5ns？

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几乎-请注意、这还包括10%的电源变化(5V +/- 0.5V)

[引用 user="Darren (FAE)"]

如果是这样、那么使用上述器件实现 tpd <5ns 不会出现问题、对吧？

上述理解是否正确？

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是的。 如果客户在-40C 至+85C 范围内工作、电源电压为5V、变化小于10%、负载小于或等于50pF、则从 CLK 到 Q 的延迟将介于1.5ns 和4ns 之间。

[引用 user="Darren (FAE)"]

2.如果客户堆叠2、3 D-FF 以使 MTBF 高于产品生命周期、则最小 tpd 仅为1.5ns + 1.5ns + 1.5ns = 4.5ns
是否可以增加 CL 或执行某些操作、以确保整个温度/过程中的最小 tpd 大于3.5ns？
(如果 VCC = 1.8V、看起来在50pF 时、最小 tpd 为2.7ns、但无法支持32.768MHz 的 CLK。。。)

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串联器件将降低 MTBF (即增加故障几率)。 您只能通过提供冗余(并行)来减少故障机会、我不建议直接将其用于并行 DFF 器件。

您可以增加负载以增加延迟-输出基本上只是一个 RC 电路。 不过、如果没有串联限流电阻器、我不建议超过50pF、这也有助于实现延迟。 这样做也会减慢器件的速度、并会阻止较高频率下的正确运行。

一种仅增加纳秒或二纳秒的更好方法是使用长迹线- 6英寸迹线= 1ns 延迟。

[引用 user="Darren (FAE)"]

如果您知道任何其他支持>32.768MHz CLK 且 VCC = 5V、tpd >10ns 的小型封装器 件(SN74HCS72施密特触发器是一个选项、但没有有关温度范围内的最小传播延迟的详细信息)、这会很有帮助。

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您可能会注意到，在4.5V 时，HCS 器件(72和74)的典型延迟为8ns，这可能不是您想要的。

您可以尝试 CD4000系列逻辑-它们在5V 时的性能相当差。

您好 Darren、

我看到您现在讨论的内容-这与时序相关故障(比特率)有关、而不是与器件相关的故障。

我的评论是关于物理设备故障的--我不是信号分析或位错误率降低方面的专家，所以我将推迟到那个问题的作者。