[参考译文] SN74LVC1G74：时序问题

您好、Yoav、

[引用 userid="502829" URL"~/support/logic-group/logic/f/logic-forum/1169165/sn74lvc1g74-timing-issues "]

当 我打开器件时、使用下一个输入：
PRE_N ='H'
CLR_N ='H'
D ='H'
CLK ='L'

输出为'H'(Q ='H')，是否符合规格？

如果 D ='L'/'X'、 则输出为'L'(Q ='L')

[/报价]

是的、正确  

。

[引用 userid="502829" URL"~/support/logic-group/logic/f/logic-forum/1169165/sn74lvc1g74-timing-issues "]

CLR_N 和 PRE_N，正在上升(0->1)或下降(1->0)边沿上工作？

我的测试(在  CLR_N 上) 显示它在 下降 沿工作、对吗？

[/报价]

PRE 和 CLEAR 不是边沿触发的、它们是电平触发输入。

[引用 userid="502829" URL"~/support/logic-group/logic/f/logic-forum/1169165/sn74lvc1g74-timing-issues ]3.  正边沿触发的含义是什么？  上升(0->1)或下降(1->0)边沿?[/引用]

这意味着变为低电平->高电平或  

[引用 userid="502829" URL"~/support/logic-group/logic/f/logic-forum/1169165/sn74lvc1g74-timing-issues "]上升(0->1)[/引用]

此致、

Owen

您好、Yoav、

不可以、所有锁存器件的工作方式相同-您必须_设置_状态、启动时未知。 您可以在启动期间通过将 PRE 或 CLR\引脚保持在低电平状态来设置它。 这通常通过上电复位(POR)电路来完成、例如本视频中描述的电路： https://training.ti.com/generate-reset-signal-system-power