您好！
我的客户将此部件用于功率最低触发器、配置如下、但即使时钟处于下降沿、输出仍会变化。
这与数据表中的真值表相匹配。
异常波形如下所示：
黄色：IC 引脚1 (CLK)；蓝色：IC 引脚2 (D)；紫色：IC 引脚5 (Q)
如果需要对配置进行修改、请帮助您进行评论、您可以从您的角度评论如何处理此问题并修复此部件的行为。
感谢你的帮助。
您好！
我建议在信号的边缘更靠近一点。 该器件只需几纳秒的响应时间、因此查看1s/div 刻度实际上不会向您显示任何内容。
我可以立即看到、SN74LVC1G74上的 CLK 输入会受到极慢信号的影响、这些信号需要进行加速才能正常运行。 从数据表中可以看出、以下是使用施密特触发缓冲器清理按钮去抖电路缓慢边沿的正确设置示例：
如果这解决了您的问题、请单击绿色的"这解决了我的问题"按钮、或者如果您需要进一步的帮助、请回复、我将继续为您提供帮助。
您好，
感谢您的回复、我将要求 RD 使用缓冲区进行测试、以查看此问题是否有改进。
放大到下降沿后、下降沿会出现一些噪声：(不带 C174的条件)
但是、将 C174放回后：
您能否帮助评论为什么即使 CLK 引脚上没有噪声、输出仍会变化？
非常感谢您的帮助。
您是否看到 CLK 信号在20us 时间刻度上看起来是直流值？ 这就是您遇到问题的原因。
数据表明确列出了 CLK 运行所需的转换速率、即10ns/V 您的转换速率太慢、这会导致 CMOS 器件出现问题。 这是 CMOS 技术的一个基本方面、也是我们在数据表中的应用原理图包含一个施密特触发缓冲器来清理这些慢速边沿的原因。
下面是一个常见问题解答、它涉及一些详细信息：
尊敬的 Emrys
我们在按钮和输入中的 D 触发器之间添加了一个缓冲器。
但问题仍未解决。
输入上升时间现在约为10ns/V。
如下面的快照中所示、我们注意到输入信号(u18 PIN2)与时钟上升(正)边沿经皮发生了电阻、没有任何延迟；
类似地、它发生在下降沿。
为什么会发生这种情况？ 如何避免？
谢谢！
