https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1168101/cd4056b-pin1-6-7-description
器件型号：CD4056B需要清除3个引脚：
当引脚1 (Strobe)为高电平时、将输入直接推至输出、但 当引脚1变为低电平时、它将保持先前在显示屏中施加的输出。
4位输入引脚是否直接连接到~g 输出引脚？
引脚6 (中的 DIS FEQ)当为高电平时、输出 LED 将被视为低电平有效、但是当为低电平时、输出将为高电平有效
如果我们的7段显示 LED 是 共阳极、那么引脚6应该是高电平吗？
引脚7 (VEE)将是输出的低电平。 如果接地、当输出为低电平时、引脚7 (VEE)将为0V
当 VEE 为1V、然后输出低电平为1V 时、这意味着什么？
对于输入、这些引脚为高电平、我们是否应该添加上拉电阻器？
谢谢
你好，Kang，
[引用 userid="542930" URL"~/support/logic-group/logic/f/logic-forum/1168101/cd4056b-pin1-6-7-description "]是指4位输入引脚直接连接到~g 输出引脚[/quot]我可能会误解您的问题、解码后的二进制值将直接推送到输出、因为它是七个段的十进制数。
[引用 userid="542930" URL"~/support/logic-group/logic/f/logic-forum/1168101/cd4056b-pin1-6-7-description ]如果我们的7段显示 LED 是 共阳极、那么引脚6应该是高电平吗？ [/报价]
是的
[引用 userid="542930" URL"~/support/logic-group/logic/f/logic-forum/1168101/cd4056b-pin1-6-7-description "]当 VEE 为1V、然后输出低电平为1V 时、这意味着什么？是的
[引用 userid="542930" URL"~/support/logic-group/logic/f/logic-forum/1168101/cd4056b-pin1-6-7-description "]为了输入这些引脚为高电平、我们是否应该添加拉高电阻器？只需将它们连接到高电平即可
此致、
Owen
你好，Kang，
[引用 userid="542930" URL"~/support/logic-group/logic/f/logic-forum/1168101/cd4056b-pin1-6-7-description/4395826 #4395826")是否有适用于上拉电阻器的规则？ 例如：在1.5k~10k 欧姆范围内。请参阅上拉/下拉电阻器的常见问题解答。 [常见问题解答]如何设置上拉或下拉电阻器的大小？
[引用 userid="542930" URL"~/support/logic-group/logic/f/logic-forum/1168101/cd4056b-pin1-6-7-description/4395826 #4395826"]然后存储器引脚的功能是什么？[/quot]选通引脚的功能是锁定输出值。 当选通脉冲为高电平时、输入将通过转换为输出
当选通引脚变为低电平时、之前的输出状态将保持、与输入无关。
例如、如果选通脉冲为高电平且输入为0000、您将看到输出1111110。 然后、当选通变为低电平时、输出锁定到1111110、因此即使输入变为1000、用户仍将看到1111110。
如果您仍然感到困惑、请告诉我。
此致、
Owen
