[参考译文] SN74AUC32244：156.25MHz 时钟信号的信号完整性

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https://e2e.ti.com/support/logic-group/logic/f/logic-forum/824601/sn74auc32244-signal-integrity-of-clock-signal-at-156-25-mhz

器件型号：SN74AUC32244

我正在尝试对将传输线路驱动到另一个 SN74AUC32244输入的 SN74AUC32244输出的信号完整性进行仿真。传输线路的长度约为53欧姆和3英寸。我正在使用 TI 的 IBIS 模型和 Hyperlynx VX2.5进行仿真。我似乎无法使用以下两种方法找到任何可行的解决方案：

无终端
源串联端接(43.2欧姆)
负载并联终端(150 || 150)
源串联+负载并联终端(43.2 + 150 || 150)

组件值是仿真的示例、但我尝试了许多不同的值和组合。

我的印象是、该部件能够驱动156.25MHz 的时钟。我弄错了吗？

6 年多前

0 admin 6 年多前

TI__Guru**** 2606725 points

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尊敬的 Chris：

您是否在工作台上有实际的范围、还是仅在仿真中才有？您是否有关于输出负载的更多信息？

该器件系列旨在支持高速和低传播延迟。但是、正如您知道的、tpd 随着输出电容负载线性增加。

问题是否未达到156Mhz 或过冲振铃是否存在信号完整性问题？

0 admin 6 年多前

TI__Guru**** 2606725 points

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这仅是仿真。工作台尚未得出任何结果。问题在于过冲/振铃、但具体而言无法找到使链路正常工作的任何终端解决方案。通常、串联/并联端接的某种组合会使高速 IC 在仿真中看起来很不错。

这是仿真原理图。负载电容是另一个 AUC 输入引脚模型。

仿真案例：

1、无终止

源串联端接(43.2欧姆)

3.负载并联端接(150 || 150)

4.源串联+负载并联端接(43.2 + 150 || 150)

0 admin 6 年多前

TI__Guru**** 2606725 points

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尊敬的 Chris：

我将请 Karan 对此进行研究。

IBIS 模型是在几年前生成的、可能无法(也可能无法)反映器件的真实物理行为。

0 admin 6 年多前

TI__Guru**** 2606725 points

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尊敬的 Chris：

我还运行了该仿真并看到了类似的振铃。可能只是模型未正确构建。我建议订购器件并在工作台上进行测试。该器件具有分阶段输出、可避免过冲并支持快速上升沿。我不知道模型是否能够理解这一点。然而、我不知道该器件在传输线路和高频条件下的输出是什么样的、因此如果您在工作台上进行测试、我有兴趣查看您的结果。

谢谢！

卡兰

0 admin 6 年多前

TI__Guru**** 2606725 points

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谢谢 Karan。

是否有任何具有这些器件的评估板可用于在工作台上进行测试？我运行了一个快速搜索，但没有看到任何-不确定我是否在找正确的地方。

0 admin 6 年多前

TI__Guru**** 2606725 points

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您好！

此封装没有评估板。您可能需要设计自己的电路板来测试器件、或者购买适配器并进行测试。

谢谢！

卡兰

逻辑（参考译文帖）

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[参考译文] SN74AUC32244：156.25MHz 时钟信号的信号完整性