[参考译文] SN74AUC32244：156.25MHz 时钟信号的信号完整性

尊敬的 Chris：

您是否在工作台上有实际的范围、还是仅在仿真中才有？ 您是否有关于输出负载的更多信息？

该器件系列旨在支持高速和低传播延迟。 但是、正如您知道的、tpd 随着输出电容负载线性增加。

问题是否未达到156Mhz 或过冲振铃是否存在信号完整性问题？

这仅是仿真。  工作台尚未得出任何结果。  问题在于过冲/振铃、但具体而言无法找到使链路正常工作的任何终端解决方案。  通常、串联/并联端接的某种组合会使高速 IC 在仿真中看起来很不错。

这是仿真原理图。  负载电容是另一个 AUC 输入引脚模型。

仿真案例：

1、无终止

源串联端接(43.2欧姆)

3.负载并联端接(150 || 150)

4.源串联+负载并联端接(43.2 + 150 || 150)

尊敬的 Chris：

我将请 Karan 对此进行研究。

IBIS 模型是在几年前生成的、可能无法(也可能无法)反映器件的真实物理行为。

谢谢 Karan。

是否有任何具有这些器件的评估板可用于在工作台上进行测试？  我运行了一个快速搜索，但没有看到任何-不确定我是否在找正确的地方。