[参考译文] SN74LVC1G175：SN74LVC1G175#39；s 在没有 CLK 的情况下加电期间的行为

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/819957/sn74lvc1g175-the-behavior-of-sn74lvc1g175-s-during-power-up-without-clk

您好 BU 团队

SN74LVC1G175DBVR 是在其电路板中进行设计的。 原理图如下面的屏幕截图所示。

首先、器件在 Q 引脚输出高电平信号、

没有 CLK 信号被输入到器件中。  

3.关闭 Vcc

4.在10s 后或任何时间后、重新为器件加电。

客户发现 Q 输出 不可预测。 客户在2块电路板上进行了测试、并通过示波器捕获了屏幕截图。

芯片1

芯片2

明白了吗？ 在这种情况下、如果客户希望在 Q 引脚处获得已知状态、您的意见和解决方案是什么？

非常感谢。