[参考译文] SN74LVC1G74：有关 SN74LVC1G74输出条件的查询

您好、Philip、

感谢您的澄清。

我查看了您的时序图、似乎您正确理解了器件的运行。

在正常运行情况下、即当 PRE 和 CLR\都为高电平时、输出将保持在之前的状态、直到一个正时钟边沿触发一个变化。 只有当输入(D)与电流输出(Q)不同时、输出才会改变。

如果 PRe\被置为有效(驱动为低电平)、则输出将被强制为高电平。  如果它还不是高电平、那么它将变为高电平、如果它已经是高电平、那么它将保持高电平。  当 PRe\被释放(驱动为高电平)时、输出将保持高电平。

是的、保持时间表示时钟脉冲之后的延迟。  这在数据表的 PMI 部分中进行了说明、如下所示：

(5) PRE 的设置时间实际上更多地是传播延迟问题。  当 PRe\被释放时、输出也需要一些时间才能被释放。 如果时钟激活、同时 PRI\信号仍在通过器件传播、则即使数据和时钟指示切换到低电平、输出也可能强制保持高电平。

我不会将这种转移性称为——这是一种预期行为，设备不会随机切换状态——但是，如果在此期间切换时钟，输出可能会也可能不会根据内部延迟而改变。  我建议您的系统设计应满足设置时间、以防止出现任何问题。

(6)预\强制输出为高电平、这是没有问题的-它是组合逻辑、不依赖于任何其他信号。  由于这两个条件同时发生、因此可能会出现竞态条件。  时钟具有与预\传播延迟类似的传播延迟、因此任一信号都可以"胜出"并驱动输出。 由于 PRE 是组合式的、因此输出端会强制拉高、但在信号传播期间可能会短暂拉低。

尊敬的 Emrys：

感谢您的详细解释、理解、再次感谢您的快速支持。

此致、

Philip