团队、您好!
目前我的客户有一些设计指南和 SN74LVC573A 工作机制方面的问题、您能帮忙吗? 谢谢!
Q1:信号引脚的建议连接是什么、悬空、上拉或下拉? 您能否按以下方式填写表格:
引脚 | 被使用 | 未使用 |
定 | ||
OE |
||
中 | 下拉至 GND | |
Q 输出 | 悬空还行 |
Q2:在 LE/D_IN/OE/VCC 之间是否存在时序控制要求、我在 D/S 中找不到它。 当 VCC 出现在 LE/D_IN/OE 之后、会发生什么情况?
谢谢!
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团队、您好!
目前我的客户有一些设计指南和 SN74LVC573A 工作机制方面的问题、您能帮忙吗? 谢谢!
Q1:信号引脚的建议连接是什么、悬空、上拉或下拉? 您能否按以下方式填写表格:
引脚 | 被使用 | 未使用 |
定 | ||
OE |
||
中 | 下拉至 GND | |
Q 输出 | 悬空还行 |
Q2:在 LE/D_IN/OE/VCC 之间是否存在时序控制要求、我在 D/S 中找不到它。 当 VCC 出现在 LE/D_IN/OE 之后、会发生什么情况?
谢谢!
请参阅 [FAQ]我的逻辑器件的输入电压(Vi)是否可以高于电源电压(Vcc)?
要在上电期间将输出保持为禁用状态、必须将/OE 保持为高电平。
尊敬的 Qiang:
在 Vcc 达到工作范围并施加适当的输入之前、不能保证输出在加电期间/之后是高电平或低电平。 请查看此 [FAQ]锁存器件的默认输出是什么? (触发器、锁存器、寄存器) 。
如果/OE 被拉为高电平、即使器件的 Vcc 未上电、器件输出也很可能为高阻抗、尽管这一点无法保证。
插孔、
此用例中有两种情形:
1.在设备启动过程中(Vcc 上升到高电平,但未达到运行电平):根据您的解释,在有数据输入前无法确定输出状态。 我们完全理解此特性、并且将在器件启动期间忽略系统中的器件输出状态。
2. Vcc 上升至工作范围的时刻。 在此之前、LE/D_IN/OE#均为低电平。 那么、当 Vcc 达到工作范围、同时 LE/D_IN/OE#仍保持低电平时、输出状态是什么?
(a)如果输出状态保证为低电平、则满足客户的要求、我们只需了解输出为低电平的理论;
(b)如果在数据到来之前未确定输出状态、是否有特定设计或其他器件可以保证输出为低电平? 如果(a)可以满足客户要求、则可以忽略此情况。
再次感谢您的支持!
初始状态未定义;请参阅 [FAQ]锁存器件的默认输出是什么? (触发器、锁存器、寄存器)
为确保输出为低电平、LE 必须为高电平脉冲、或者/OE 必须通过输出端的下拉电阻器上拉至高电平。