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[参考译文] SN74LVC1G125-Q1：设计错误

admin
Guru**** 2815225 points

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1286262/sn74lvc1g125-q1-design-bug

器件型号：SN74LVC1G125-Q1

您好、TI 工程师，

   在我们的设计中有一个 SN74LVC1G125-Q1，OE 连接到 GND，且 A 来自外部器件(SPI_MISO), Y 连接到 MCU，我们发现、当 A 为三态时，Y 为低电平，但 MCU 无法控制 AURIX_SPI3_MISO_3V3 (该信号与其他芯片重复使用)，我们想知道这是否合理，以及何时 将 A 下拉， MCU 是否可以控制该 Y 网络。

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    TI__Guru**** 2815225 points
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    当 A 输入端的信号悬空时、它仍会被读取为低电平或高电平、您只是不知道是哪个。 (切勿这样做；请参阅 [FAQ]慢速或浮点输入如何影响 CMOS 器件？)

    如果要使 Y 输出三态、必须将/OE 拉为高电平。

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    TI__Guru**** 2815225 points
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    我们想知道 MCU 是否可以在 SN74的输出由于 Y 中的10K 下拉电阻器而为低电平时强制拉高网络。我们实际上已经对其进行了测试、但发现不可能。 是因为 SN74的输出驱动能力非常强吗？

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    TI__Guru**** 2815225 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    下拉电阻器对输出信号没有影响；Y 输出将主动驱动低电平或高电平、实际上非常强。

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    TI__Guru**** 2815225 points
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    我明白了。 非常感谢