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器件型号：SN74LV595A 我有一个关于以菊花链方式将2个 SN74LV 595器件连接在一起的问题。 我们这样做了、并且2个器件之间没有任何延迟。 输出似乎会在 SRCLK、QH 的 pos 边沿发生变化。 在芯片内部、您是否具有固有延迟？ 因为有设置和保持要求。 我们需要做什么来将下巴2菊链在一起？ 输出的 clk 到数据延迟最小为1ns。 保持时间要求为1.5ns。 仅仅以菊花链形式将它们连接在一起是否会导致竞态条件？ 怎么会这样呢?
