请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
器件型号:SN74LV595A 我有一个关于以菊花链方式将2个 SN74LV 595器件连接在一起的问题。 我们这样做了、并且2个器件之间没有任何延迟。 输出似乎会在 SRCLK、QH 的 pos 边沿发生变化。 在芯片内部、您是否具有固有延迟? 因为有设置和保持要求。 我们需要做什么来将下巴2菊链在一起? 输出的 clk 到数据延迟最小为1ns。 保持时间要求为1.5ns。 仅仅以菊花链形式将它们连接在一起是否会导致竞态条件? 怎么会这样呢?