[参考译文] SN74AHCT541：当 OE1为高电平、OE2为低电平时、为什么输出信号改变其状态

即使只有一个 OE 信号保持高电平、输出也应保持高阻抗。 您可以尝试将 OE2拉至高电平、但从理论上讲、这不应改变任何内容。

系统中发生了什么情况导致 OE2信号突然变为低电平？

您好！

正如我提到过的、这是旧设计、OE2在短时间内保持低电平可能就是之前编写代码的方式。

我们正在纠正它的过程中, 然而,我给了一个4.7K 欧姆的上拉电阻器在 OE1和 OE2,但我仍然看到类似的行为,如上?

在有或没有4.7K 欧姆的上拉电阻器时、我看不到任何变化、是否有建议检查的特定值？

正如我提到过的、我不希望两个 OE 上的上拉电阻器会改变任何内容。 即使仅上拉 OE1、输出也应处于高阻抗状态。  

此处的问题源于导致 OE2变为低电平的代码。 该代码也会影响器件的输出、它很可能与 OE2引脚的实际状态无关。 OE2/代码中发生的任何变化是否与某种重要的 EMI 或开关事件重合？ 这两个信号是否以某种方式物理连接、并且代码中负责的任何函数都会将其拉低？

我可以看到这会影响输出引脚上的高阻抗电压。  

我提到高阻抗的原因是:数据表专门针对上拉电阻以获得高阻抗。

为了确保加电或断电期间的高阻抗状态、OE 应通过一个上拉电阻器被接至 VCC；该电阻器的最小值由驱动器的电流吸收能力来决定。

我接下来的观察/问题可能是因为我们在 OE1和 OE2上没有上拉电阻器、当 OE1为高电平且 OE2在短时间内为低电平时、我们确实可以看到输出端出现瞬时低电平。

Vinay、您还引述了数据表的这一部分：

三态控制栅极是一个具有低电平有效输入的2输入与门、因此、如果 任一 输出使能(OE1或 OE2)输入为高电平、所有对应的输出均处于高阻抗状态。 当输出不处于高阻抗状态时、可提供同相数据。

您还张贴了真值表：

请注意、虽然 OE1为高电平、但无需考虑 OE2。 因此、即使 OE2在 OE1为高电平时变为低电平、Y 也应为高阻抗。

我同意您提到的观点，但我的担忧是：除非我们的两个 OE 都有一个板载上拉电阻器，您认为该器件可以提供高阻抗状态吗？

今天、我将 OE1和 OE2短接至 MIDE_RD_IF7引脚、该引脚持续保持高电平、以1秒的速率仅在短时间内变为低电平。

CH1、CH2为高电平、但输出信号 CH4 (绿色)在短时间内确实存在该干扰。

有什么意见吗？  图1：

短接 OE1和 OE2后、 我看到的一个良好响应是、在此情况下根据图像2、我们不会在 CH4上看到错误输出信号。

图2：

但在其他情况下、输出在某些情况下以1ms 的速率仍然存在毛刺脉冲、如上图1所示。

是的、即使只有一个上拉电阻器、

对图像1观察结果有什么评论吗？

什么器件与输出连接？

这些输出会连接到另一个 SN74AHCT541缓冲器本身。

BTW、 在不同时间启用两个缓冲器。

至少在我在上面的最后一个图像中共享的图像2中、其中第一个缓冲区的 OE1和 OE2短接、且仅以1秒的速率激活。

VS

 以不同的速率启用第二个缓冲器(猜测它是1毫秒)。

由于 OE1和 OE2都为高电平、第一个缓冲器是否可能处于三态？由于第二级刚刚接收、因此会产生什么影响？

此外、我认为要从第一个缓冲器到第二个缓冲器输出中读取正确的数据、我认为这两个缓冲器必须同时启用、否则第一个缓冲器输出可能处于三态、而第二个缓冲器被启用？

您好、Malcolm：

感谢您花时间查看数据集。

今天我尝试了以下设置。

第一个缓冲器 OE1和 OE2为接地端、因此第一个缓冲器持续开启。   

虽然我无法控制第二个缓冲区、因为它由主处理器控制、我 只是保留它以便减少系统级的任何其他冲突、切换速率为1ms、在该1ms 速率内的某个时候、也会有连续突发脉冲。

根据您对"发生在高阻抗输出上的反向驱动"的最后一个回应 ,即使第一个缓冲器连续打开(因为 OE1和 OE2是接地以使能):我仍然看到第一个缓冲器的 MIDE 3信号输出切换,并与第二个缓冲器的开/关速率保持一致?

我们可以打开和关闭缓冲器的速率是否有任何规格？

根据开关特性中提供的数据表信息、我可以看到最大值为10ns、但在我们的使用情况下、我认为我们的开关速度不会这么快。

有时 MIDE 3信号输出  

i.) 只能持续到1.8V 电平( 您可以在图 A 中看到它、 )

II.)有时它会一直保持到0 V ( 您可以在 图 C 中看到它、 )

例如：在下图 A 中，

CH1为 OE1、第一个缓冲器的 OE2接地-->持续接通(0V)

CH2是启用第2个缓冲器开/关的 MD-RD 信号->该信号以1ms 的速率切换、具有一些突发脉冲

CH3是第一个缓冲 MIDE3输入、它始终保持高水平、没有干扰

CH4是第一个缓冲器 MIDE3输出、它会进行切换并与 MD-RD 信号对齐  

图 A：

另一个观察:总的来说,我们肯定在取得进展,但我想有一个明确的理由,这种 IC 的行为。

场景1：采用标准设置、这意味着

第一个缓冲器的 OE1以1s 的速率切换、第一个缓冲器的 OE2以1ms 的速率切换

CH1SIGNAL：使能(OE1和 OE2)第二个缓冲器以1ms 的速率切换

CH2：Mide D3来自缓冲器1的输出  

当我打开整个系统时、我看到通过 CH1发送了很多突发脉冲、在示波器捕获中 、您可以看到初始周期4.32秒 、我们有很多突发脉冲、这些脉冲会对第一个缓冲器 MIDE3信号产生影响、 将其拉至0V、之后拉至 4.32秒周期...我们可以看到 CH1上的突发脉冲以较低的速率运行。

图 B：

场景2：使用修改后的 设置、这意味着

第一个 接地缓冲器的 OE1和 OE2来持续使能它、这是这里唯一完成的更改

示波器上的 CH1信号：(OE1和 OE2)第二个缓冲器以1ms 的速率切换，此处不做更改

CH2：Mide D3来自缓冲器1的输出  

当我打开整个系统时、我看到通过 CH1发送了很多突发脉冲、在示波器捕获中、您可以看到初始周期为6.8秒 、我们有很多突发脉冲、这些脉冲对第一个缓冲器 MIDE3信号确实有影响、 将其拉至大约2.4V、而不是稍后拉至6.8秒...我们可以看到 CH1上的突发脉冲以较低的速率运行、这时我们可以看到其确实降低至0V。   

图 C：

在场景1中可以看到 CH2的图像长时间保持低电平、这实际上会为 MIDE3信号提供错误的警报。

我看到、如果按照方案2中的捕获、将缓冲器1的 OE1、OE2短接至接地、可以得到改善。

总的来说 、我看到在打开和关闭第2个缓冲器时有一个限制、我想了解这种切换的限制是什么、这种切换是否能够反向驱动 缓冲器1输出？   感谢您的评论和反馈。

在这里、我们将具体讨论一个输出信号、我确信这可能会在所有输出中都发生。

我希望 这里的数据集不会引起很多混淆、如果需要、我们可以召开电话会议来解决这个问题。

谢谢！

这看起来 VCC 引脚上的去耦效果不佳/没有去耦。

当然、我可以尝试安装 CAP 来检查此 IC 的响应。

同时: 我们可以打开和关闭缓冲器的速率是否有任何规格?

根据开关特性中提供的数据表信息、我可以看到最大值为10ns、但在我们的使用情况下、我认为我们的开关速度不会这么快。

否、没有此类规格。