[参考译文] SN74LVC1G175-CLK：当 EP 从 L 变为 H 时、输出 Q 不会达到高电平

另请显示 U40的 A 输入和 Q 输出。

您好、先生、

请参阅下面随附的照片。

我已在 U42 A 输入和 U41 CLK 输入上进行了测量。 CLK 变为高电平约3ms 后、U42 A 输入具有约30us 的脉冲、导致 U41-#CLR 下拉至30us 的低电平。

我认为这是主要原因。
I 制成了1个滤波器、R245 = 182k、1个并联电容器= 30pF。

然而、这一问题尚未解决。

我希望很快收到您的解决方案。

谢谢！

那么问题是、U43在不应该输出高电平时会输出高电平脉冲？ 为什么？ U43的输入信号来自哪里？ 噪声很大吗？

您好！

来自1个 SOC 的 U43输入信号。 我把测量棒插在那里,没有发现任何异常。 我想、该脉冲是1干扰。 您是否有解决此问题的方法？

该脉冲看起来不像噪音、因此我想 UBS 的输入端出现了问题。 请显示 U43的 B 输入和 A 输出的示波器迹线。

很抱歉、我刚刚回到工作岗位。

下面是我在 U43的输入和输出处测量的照片。 我认为此输入没有问题。

请放大该脉冲。 输入上是否发生了任何情况？