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器件型号：TPLD1201 工具与软件：
大家好、团队成员：
请告诉我你的意见,我的问题如下。
问题1。 您能否向我提供有关最小设置(tsup)的时序信息
触发器相对于时钟的保持(阈值)时间。
问题2： 您能否向我提供有关最小输出保持(TO-hld)的时序信息
和触发器相对于时钟的输出延迟(TDL)时间。
问题3。 您能否向我提供有关最小设置(tsup)的时序信息
延迟/计数器相对于时钟的保持(阈值)时间。
问题4。 您能否向我提供有关最小输出保持(TO-hld)的时序信息
和输出延迟(TDL)相对于时钟的延迟/转换时间。
Q5您能向我提供 OSCx 输出之间的最大偏斜吗？
我提出这些问题的原因是我担心我的设计中存在随附的时序误差。
该电路是一个检测输入边沿并形成任意延迟单次触发脉冲的简单示例。
触发器和延迟模块是相同的时钟域、但位于不同的时钟树上。
如果牵引时钟树有很大的偏斜、则存在时序违规的风险、从而导致不可预测的错误。
这种错误可能偶然发生并且很难识别。
因此、我希望在设计阶段消除此类风险。
Mita
