您好,支持团队:
我发现在唤醒模式(Vreg On )和对齐模式之间有一个固定的330mS时隙,请检查下面的图解。
通道1:客户系统信号(独立) 通道2:速度引脚(模拟速度) 通道3:Vreg 通道4:U相
T2是 drv1.0983万唤醒的时间,T3是进入对齐模式的时间。
问题1: 我需要澄清从T2到T3的时间,在这段时间里,1.0983万在做什么 ?
问题2: 如果可能的话,在 这段时间内,我们是否可以通过速度引脚上的电压来调节速度, 它是否生效? 在此期间, 速度引脚上的内部ADC能否工作并更新速度信息?