[参考译文] DRV8305-Q1：问题

Aaron - San

感谢您的持续支持。

如果您对此有任何更新、请告诉我。

此致、

库拉

您好、Kura-San、

请 允许我在本周结束前回答您的问题。  

谢谢、
Aaron

您好、Kura-San、

Queston 1：是的、可以在 EN_GATE 上输入高电平= 2ms、低电平= 2ms 的脉冲。

问题2： 当输入切换时、tBLANK 应从 A 开始、我需要对此进行设计确认。  

谢谢、
Aaron

Aaron - San

感谢您的支持。

我们还收到了客户的其他问题。

请检查以下问题。

问题3：关于故障抗尖峰脉冲时间
数据表中列出了 VREG 低电压的抗尖峰脉冲时间、但未列出其他故障类型错误的抗尖峰脉冲时间。
请告诉我们以下每个故障类型错误的抗尖峰脉冲时间、包括最大值和最小值。
它不必是保证值、但可以使用测量值、设计值或理论值。
・PVDD 欠压2.
・电荷泵欠压2.
・Ω LS 栅极电源欠压
・电荷泵过压
・Ω 电荷泵过压绝对
・AVDD 欠压
・μ A 过热关断
・μ A LS 过流(SNS_OCP)
μ・栅极驱动故障(GDF)

问题4：P VDD 和故障类型误差的建议范围是多少？
如果 PVDD 处于建议的4.4-45V 范围内、是否会发生故障类型错误？

问题5：稳压器 PSRR
请告诉我 VDD、VCPH、VCP_LSD 的 PSRR。
如果您能为我提供频率特性、我们将不胜感激。

问题6：关于内部时钟故障
它们推测该 IC 具有内部时钟、用于电荷泵工作时钟和死区时间计时器。
如果此内部时钟出现问题、频率变得更快或更慢、IC 将会怎么做？
该 IC 是否会关闭外部 FET 并保持该状态？
如果此 IC 使外部 FET 保持关闭状态、nFAULT 等是否会将其通知 MCU？

关于问题2：

如果您对问题2有任何更新、请告知我们。 (我认为您 需要确认这方面的设计。)

此致、

库拉

您好、Kura-San、

今天早些时候、我对问题2的设计提出了疑问、即当输入切换时、即前一个 Excel 工作表中的区域 A、tBLANK 会被强制执行。 今天我们来回顾一下您的问题。  

谢谢、
Aaron

您好、Kura-San、

请允许我回答一些较新的问题：

Q3：我需要在我们的内部数据库中查找抗尖峰脉冲时间、每个故障都应该具有各自的抗尖峰脉冲时间、以实现最小值和最大值。 我将在明天提供。  

Q4：PVDD < PVDD_UVLO1和  PVDD_UVLO2时出现 PVDD 欠压故障。 如果< PVDD_UVLO2、则栅极驱动输出被拉低、栅极驱动电源被禁用、但内部逻辑被启用。 当<PVDD_UVLO1, internal logic is disabled and fault type errors will be invalid due to the logic core being disabled. 时  

Q5：对于电压轨等任何直流电源电路、您可以根据数据表规格计算变化。 由于这些是直流电源、并且信号不应包含任何交流分量、因此计算这些频率特性的 PSRR 实际上毫无意义。 根据器件的框图、所有这些稳压器都来自 PVDD 电源、因此请检查 PVDD 引脚电源的 PSRR。 如果是稳压良好的电源、则器件不应有任何明显的 PSRR。 为每个电源/稳压器添加输出电容有助于提高直流性能并从信号中移除交流组件。  

Q6：DRV8305-Q1不是安全器件、这意味着我们不会在 IC 时钟故障时执行任何内部时钟监控或操作。  如果时钟频率增加、许多事情可能会出错。 如果过高、数字内核可能无法正常工作。 如果它过低、 电荷泵可能无法正常工作。  如果发生此故障、则不会有意关断 FET 或电荷泵。 DRV3245-Q1是一款由 DRV8305-Q1设计的安全器 件、因此它具有许多与我们之前在该主题中讨论过的类似规格、保护和时序、并且包括时钟监控。  

谢谢、
Aaron