这是第二次发生此故障、但这次我们希望能提供更多信息。
DRV 损坏影响：DRV 输出引脚 GLC (引脚18)至 SPC (引脚19)~4欧姆存在栅源短路。 MOS FET 不受 DRV 损坏的影响。
测试条件：测试期间 VM = 15V。 VDRAIN 从25V 降至0V。 0RPM / PH_U=+5A / PH_V=-2.5A / PH_W=-2.5A 时的电机相电流。
当 VDRAIN 达到17V 时、滑行位设置为= 1、以强制 FET 处于高阻态、因为这是较低工作电机范围的阈值电平。
1.此成本= 1请求是否会对 VDRAIN 降至0V 的内部电荷泵造成永久性损坏？
仅在成本= 1请求后、输入 PWM 才会设置为50%。 您能否确认成本位会覆盖 PWM 请求、但这不会导致电荷泵损坏？
3.如果使能端被切换为低电平、PWM 输入被设定为50%。 在二次制动过程中出现的这种主动 PWM 是否会导致内部电荷泵永久损坏。
要总结问题并回答 Dang Brian 提出的问题：
采用40引脚 VWQFN 封装的受器件影响的 DRV8353SMRTAT。
DRV Ω 影响：DRV 输出引脚 GLC (引脚18)至 SPC (引脚19)存在栅源短路~4.7 μ s。 MOS FET 不受 DRV 损坏的影响。 电路板未通电时会出现短路。 Ω VDRAIN 关断(断开连接)或 ENABLE 线路为低电平、4.7 μ A 电流始终存在、这一点无关紧要。
导致此损坏的测试条件：
在正常运行时、器件工作正常、即使电机相电流相对较大+/-20A 也是如此。
在系统电源中断期间出现问题–24V 降至0A (tfall = 1ms)、并保持0V 持续120ms、然后返回24V (trise = 1ms)
IDRIVEx 寄存器设置如下设置：
IDRIVEP_LS = 0010b = 100mA、IDRIVEN_LS = 0010b = 200mA
IDRIVEP_HS = 0011b = 150mA、IDRIVEN_HS = 0010b = 200mA
驱动的 MOS FET：IAUT150N10S5N035ATMA1
VM = 15V 在测试期间保持恒定。 VDRAIN 从24V 降至0V。 0RPM / PH_U=+5A / PH_V=-2.5A / PH_W=-2.5A 时的电机相电流。
官方测试条件是从17V 到0V 的压降、但初始电压实际上并不重要。
软件控制：
当 VDRAIN 达到17V 时、设置滑行位= 1以强制 FET 处于高阻态、因为这是系统工作范围的下限阈值电平。
恰好在滑行位设置为1后、PWM 占空比设置为50%。 从下一个图中可以看出、DRV 进入 UV、这是由 VDRAIN 6.4V 引起的、这是正常的(由状态寄存器读数确认)
对于随附的图、我为每个信号添加了测量单位。 PWM 以%占空比为单位、因此我们看到它会尝试补偿 VDRAIN 压降、直到将 Cost 位设置为1、增加2%。 然后永久设置为50%。
Akshay Rajeev 已经回答了一些问题：
1.此成本= 1请求是否会对 VDRAIN 降至0V 的内部电荷泵造成永久性损坏？ (VM = 15V 时保持)
否、因为电机电流将继续在 MOSFET 的体二极管上流动。
仅在成本= 1请求后、输入 PWM 才会设置为50%。 您能否确认成本位会覆盖 PWM 请求、但这不会导致电荷泵损坏？
是的、成本会覆盖 PWM 命令。
3.如果使能引脚切换为低电平-在 VDRAIN 恢复正常电平后进行重新配置、将 PWM 输入设置为50%。 在 take = 1ms 期间出现的这个有源 PWM 是否会导致内部电荷泵的永久性损坏？
通常 不会、正如 Akshay Rajeev 所建议的那样。 但数据表在第42页中建议："必须在器件准备好输入之前经过 tWAKE 时间。"
4.我们不确定损坏是在 VDRAIN 压降期间还是在 DRV 重新初始化阶段、当 VDRAIN 恢复到正常水平时发生的- TI 尚未确认。
我们还有一个假设、即在重新初始化期间、当使能线路被切换时、通过使用默认寄存器设置、FET 以50%的占空比进行切换、持续大约2ms、直到 SW 重新配置器件寄存器。
5.您能否确认在初始化期间(包括 take = 1ms)这50%的 PWM 是否会因使用默认寄存器设置进行操作而对器件造成永久损坏。 我们知道、对于默认寄存器、当在+/-20A 的大电机电流上运行时、我们可能会违反 SLX DRV 引脚上的-5V 电压、但我们不确定50%占空比是否会发生相同的影响。
附件我还在 Excel 文件中添加了一些测量结果、现在滑行位设置为1。 需要注意的是、P28V_FLT = VDRAIN。 在此测试期间、为了能够捕获更多波形、VDRAIN 未强制低于6.5V、因为我们无法承受损坏另一个电路板的费用。 因此、已禁用一些其他负载以保持电容器电压存储(3个330uF 电容器)、从而使 VDRAIN 保持足够高的电平、从而在成本位激活期间捕获事件、而无需激活由 VDRAIN 压降引起的 UV。
您好、Akshay、
在分享原理图之前、我想提一下、几年前 TI 已经对其布局进行了审查、因此很难找到新的东西。 尤其是在正常运行中、一切都正常运行-导致这些问题的只是电源中断。
今天我们进行了几次调查、我们发现问题与释放 ENABLE 线路时的初始化阶段有关。
在以下图表中、您将注意到 ENABLE 不稳定。 您能否确认这种振荡可能会损坏 DRV。 还可以观察到 VGLS 和 VCP 未达到标称电平、但存在输入 PWM 需求、需要控制外部 FET (在某些情况下)。
您能否提供您的观察结果、重点关注不稳定的使能线以及对 DRV 芯片内部电源初始化的影响。 我们假设在某个时候 VGLS 线性稳压器可能会受到影响、但我们对内部架构没有清晰的概述。 此外，VCP 电荷泵将要求 VM 提供一些浪涌电流，这可能会导致过热... 这些只是假设、因为我们不知道芯片将如何处理快速使能切换。
谢谢、
Dragos
