主题中讨论的其他器件:DRV8323
sys_clk 的时钟频率:50MHz;
SPI_SCK 的时钟频率:50MHz/12。
如图所示、在 CS 被拉至低电平后、我首先配置栅极驱动 HS 和栅极驱动 LS 寄存器:
GATE_Drive_HS = 16'b0_0011_011_1100_1000
GATE_Drive_LS = 16'b0_0100_111_111010_1110
然后读取栅极驱动 HS 和栅极驱动 LS 寄存器的值:
GATE_Drive_HS_RD = 16'b1_0011_000_0000_0000
GATE_Drive_LS_RD = 16'b1_0100_000_0000_0000
但是、DRV8323芯片的 SDO 输出信号比输入信号延迟了一点、这会导致我在 SPI_SCK 下降沿收集的数据出错。


DRV8323RS 的外设电路图如下图所示。











