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[参考译文] DRV8353：DRV8353驱动波形测试

admin
Guru**** 1788580 points
Other Parts Discussed in Thread: DRV8353
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/motor-drivers-group/motor-drivers/f/motor-drivers-forum/1416195/drv8353-drv8353-drive-waveform-testing

器件型号：DRV8353

工具与软件：

DRV8353驱动波形测试：

48V、PWM 20kHz、双路 MOSFET、灌电流600mA、拉电流400mA 、死区时间200ns

原理图如下：

1通道(黄色) GHC-SHC、上桥 VGS 电压

2通道(绿色) SHC、相电压

3通道(蓝色) GLC、下桥 VGS 电压

 

 

下桥 VGS 具有明显振荡、上桥也会出现电压上升。 它是否合理或者是否有隐藏的危险。 我尝试抑制振荡的振幅：

 

VGS 之间并联了1）100K 电阻器、没有明显变化

2）降低驱动电流,灌入300mA 拉电流300mA ,下降沿减慢,但振动仍然存在,振幅应更低  

3）增大驱动电流,灌入800mA 拉电流550ma ,边沿抖动更多,但振动仍在增加

）μ A 驱动电流保持不变(灌电流600mA 拉电流400mA)、并且在 GS 和100K 下拉电阻之间没有100pF 电容时、振荡略有增加

）驱动电流(灌电流600mA 拉电流300mA)并添加100pF。 如果没有100K 下拉电阻、振荡会略有增加、这可以吗？

 

 

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    TI__Guru**** 1788580 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、红桂：  

    感谢您发送编修。  

    此输出行为在 A 相和 B 相上是否也发生相同、或者此行为在 C 相上是否最严重？  

    我们是否可以进一步将100mA 降至最低设置(50/IDRIVE)并观察输出行为？  我觉得奇怪的是、只有低侧 FET 会出现这种振铃、但我认为灌电流仍可能过高。 低侧并联 FET 的布局设计也可能不太理想、这可能会引入电路寄生效应(例如由布线长度/放置方式导致的寄生电感)、从而导致振铃行为。  请确保您的无源器件尽可能靠近驱动器。

    请参阅以下有关布局、常见问题调试指南(包括振铃)和缓冲电路概述的三个条目、检查您的电流缓冲器设计：   

    常见 BLDC 驱动器问题调试指南： 此处为常见问题解答

     BLDC 电机驱动器电路板布局的最佳实践： 此处是 PDF

    RC 缓冲器设计指南： 此处提供常见问题解答

    我希望这些信息对您有所帮助、我期待快速解决该问题。  

    此致、

    约书亚

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    TI__Guru**** 1788580 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    你(们)好
    感谢您的答复   
    1、A 相和 B 相与 C 相相同
    在相电压的、沿触发时、可以看到高侧 FET 发生振铃、低侧 FET 以1.2V 的电压向上提升、小于相电压波动的下降沿(1.6V)。 下图是 灌电流600mA/拉电流300mA 下的测试 。   我在室温下测试了它,没有负载,这种情况会在加载后恶化吗? 和高温 ？
    3、将灌电流降低至300mA、源电流降低至150mA、振荡减少、但边沿变温和、发烧会变得更加严重、这种配置是否合适？
    4、  受布局限制,Rg 靠近 MOSFET。 最长的布线长度 是40mm、、是否有其他方法可以解决该问题？  更改 VGS 的下拉电阻和并联电容？ 是否根本没有振荡、或者是否应将其控制在任何限制范围内？

    提前感谢您。

    此致

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    TI__Guru**** 1788580 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    、Ω 在 VGS 之间添加10K 下拉电阻未得到改善、但上升到2V

    、Ω RC 缓冲器可调节相电压的振铃、而不是驱动信号的振铃、对吗？

    3、我们是关注 MOS 的斜率还是相电压的斜率？ PWM 20kHz 的合适斜率是多少？ 判断的标准是什么？

    、Ω 如果达到低侧 FET VGS (th)、它是否会直接连接到高侧 FET？ FET 将损坏？是否有任何保护？ 一个好的设计根本无法实现电压振荡或升高？ 如何确定是否存在影响？

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    TI__Guru**** 1788580 points
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    您好、红桂：  

    是否根本没有振荡、或者是否应将其控制在任何限制范围内？

    如果不增加到违反规格的点、可能会出现振荡(请参阅下面的绝对最大值表)。

    如果无法更改布局、则可以调整栅极电流(或在绝对必要时更改 FET 的 QGD)。  

    此外、关于 MOSFET 栅极和输出(GHx/GLx/SHx)的瞬变(振铃)、如果振荡保持在这些绝对最大限值内、也是可以接受的：  

    我在室温下进行了无负荷测试、加载后是否会恶化？ 和高温 空气？[/QUOT]

    根据我的理解、随着内部 FET 的 Rdson 随温度的增加、随着温度的增加、有效 IDRIVE 电流可能会降低、并可能会减少振铃、同时引入较高温度环境下预期的负权衡。   

    连接负载还可能会随着电感的增加而增加振铃。  

    将灌电流降低至300mA、源电流降低至150mA、振荡减少、但边缘变温和、热能会变得更加严重、此配置是否合适？

    是的、如果可能、我建议尽可能降低 IDRIVE 栅极电流、直到达到仍然需要外部 FET 导通/关断时间的点。

    RC 缓冲器调整相电压的振铃、而不是驱动信号的振铃、是对吗？

    这是正确的、因为它会抑制 FET 输出振荡。

    我们是否关注 MOS 的斜率或相电压的斜率？ PWM 20kHz 的合适斜率是多少？ 判断的标准是什么？

    对于 BLDC 应用的 MOSFET 转换率、对于大多数应用、我们通常建议转换(使用 VGS 时的上升和下降时间)为200-300ns。 测量 FET 栅极/FET VGS 的上升和下降斜率的时间可得出压摆率。  

    如果达到低侧 FET VGS (th)、它是否会直接连接到高侧 FET？ FET 将损坏？是否有任何保护？ 一个好的设计根本无法实现电压振荡或升高？ 如何确定是否存在影响？

    我不确定我是否清楚明白这个问题——你能更详细地解释一下吗？  

    我希望这份答复对我有帮助、我期待着解决这项质询。  

    此致、

    -约书亚

    [/quote]
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    TI__Guru**** 1788580 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你(们)好  

    1、我仔细研究了您提供的信息、我认为我遇到的问题是 dV/dt 导通, DRV8353已经有 dV/dt 导通预防,但它仍然是非常大的在我的设计（1.8V）、 Istrong=2A ,是   BAT48JFILM 过流能力 sampl? 但一个驱动路径中有两个二极管。   我 现在担心的是高侧 FET 和低侧 FET 的直通或"击穿"、加载大电流时会更糟。 (如果 HS 和 LS 同时部分或全部导通、则  会发生击穿情况、并在高压和接地之间创建低电阻高电流路径。 这可能会损坏 PCB 系统及其元件(包括 MOSFET)。  在这种情况下、CAN VGS 握手可避免跨导。

    我的设计中使用了双 FET。 MOSFET 为   SDN10N004S2C (硅神奇)、VDS = 100V、Qgd=29nC/TYP.41nc/max 、  Qg = 102nc/typ、143nc/max 。VGS (th)= 2.2V/min、3V/typ、3.8v/ max 增加 VGS 的并联电容器？ 还是只是 RC 缓冲器？
    2、在多个关节中, TR 和 TF 都经过了调整。 我对它指的是哪一个时期感到非常困惑。 您能否在图片上标记它？ 使用 Qgd 计算边沿、即米勒平台的充电时间。 放电的时候、米勒平台并不是很明显。  相电压的上升沿和下降沿仅与拉电流有关。 我们需要关注哪个边沿时间。  在下图中、MOS FET 的上升时间非常慢、尤其是高侧、几乎是2500ns？
    前面的波形仅 启用驱动板。 电机开始运行后、还会出现下面的波形。 上升沿。 当 FET 关断时、线路电压已经开始变化。 在这种情况下、上升时间和下降时间是什么周期？
    3、灌电流300mA、拉电流150mA ,从波形来看,边沿非常平缓,远超过200ns~300ns, 降低驱动器电流,除了发热外,还会影响扭矩输出能力。
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    TI__Guru**** 1788580 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    加载后、驱动波形的振荡增加。μ s

    140RPM、10NM、sinkkk 600mA、source4073 300mA
    在相电压下降沿触发后、低侧 FET 的振荡增加、而高侧 FET 的最高电平在1.8V 几乎保持不变。 相电压不是非常单调的
    由上升沿触发时、高侧 FET 的驱动波形几乎保持不变、而低侧 FET 的信号振荡会增强、达到2.8V 的最大电平

    将电流更改为  sinkk 300mA /sourceLAN 150mA   

    在相电压下降沿触发后、低侧 FET 的振荡增加、而 高侧 FET 的最高电平在1.2V 下几乎保持不变。 相电压稍微是非单调的
    由上升沿触发时、 高 侧 FET 的驱动几乎保持不变、而低侧的信号略有振荡、达到最大电平1.4V

    Sinck 300mA / sourcen 150mA、边缘太温和,加热严重,效率也很低。 需要进一步测试它是否影响扭矩

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    TI__Guru**** 1788580 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    感谢您的额外测试、 Honggui。  

    请允许我在一天之内回顾这一信息并提出进一步的建议。  

    此致、  

    -约书亚

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    TI__Guru**** 1788580 points
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    您好、红桂：  

    [报价 userid="606951" url="~/support/motor-drivers-group/motor-drivers/f/motor-drivers-forum/1416195/drv8353-drv8353-drive-waveform-testing/5436067 #5436067"]我 当时担心高侧 FET 和低侧 FET 发生跨导或"击穿"。加载大电流时、情况可能会更糟。 (如果 HS 和 LS 同时部分或全部导通、则  会发生击穿情况、并在高压和接地之间创建低电阻高电流路径。 这可能会损坏 PCB 系统及其元件(包括 MOSFET)。  在这种情况下、VGS 握手可以避免直通。

    正在使用哪个死区时间设置？ 对于此器件、死区时间可以在50ns 到400ns 之间变化、如果尽管存在握手但仍需要考虑直通的问题、增加死区时间可能是最简单的方法。  

    在多个词条中、已对 TR 和 TF 进行了调整。 我对它指的是哪一个时期感到非常困惑。 您能否在图片上标记它？ 使用 Qgd 计算边沿、即米勒平台的充电时间。 放电的时候、米勒平台并不是很明显。  相电压的上升沿和下降沿仅与拉电流有关。 我们需要关注哪个边沿时间。  在下图中、MOS FET 的上升时间非常慢、尤其是高侧、几乎为2500ns？[/QUOT]

    T-RISE 和 T-FALL 是指 MOSFET 从低电平转换到高电平(T-RISE、完全导通)和从高电平转换到低电平(T-FALL、完全关断)的周期。 请参阅以下有关 Trise/Tfall、IDRIVE、QGD 的常见问题解答、以及这些参数如何在计算中协同工作： https://e2e.ti.com/support/motor-drivers-group/motor-drivers/f/motor-drivers-forum/796378/faq-selecting-the-best-idrive-setting-and-why-this-is-essential?tisearch=e2e-sitesearch&keymatch=idrive#

    在状态时序图中、我已经标记了相应的上升和下降区域：  

    至于您观察到并提供的波形、性能和效率、可能是并联 FET 的 QGD 太大-您是否能够将 FET 替换为较低的 QGD 分量、并观察上升和下降时间应该如何增加以及效率和发热。 300mA -600mA 对于大多数应用而言应该绰绰有余、因此看到这种性能意味着 MOSFET 在这种情况下可能并不理想。  

    此致、

    -约书亚

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    你(们)好  

    很抱歉这么晚才回复。 我会尽量换个 MOS 管、增加 VGS 并联电容、μ F 得到结果后、我会回复您

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    您好、红桂：

    感谢您的更新、我期待您的回复。  

    如果我在此期间有任何需要帮助的地方、请告诉我。  

    此致、

    -约书亚

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    TI__Guru**** 1788580 points
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    你(们)好  

    很抱歉、 、您的建议、我将 MOS FET 从   SDN10N004S2C 更改为 HSBA15810C 、Qgd 从29nc 更改为15nc、同时 VGS 并联电容器从100pF 更改为1.5nF、无 RC 缓冲器。 驱动器电流为600 / 300mA

    波形测试是在电机的额定工作条件下测量的。
    额定工作条件(120rpm、14nm)、输入电压48V、输入电流5.3A、输入功率255W、 输出扭矩14.4nm、输出速度124RPM、输出功率187W、效率73%、峰值相电流10A、相电流 RMS 7A、扭矩常数1.85NM/A、

     你是对的、从前面的结果可以看出、高侧的波形优于低侧 FET 的波形、除了 使用带宽仅为100MHz 的差分探头测量高侧 FET 外、波形看起来更平滑。 低侧 FET 使用带宽为500MHz 的单端探头、示波器带宽为200MHz。。结果与测试工具、测试点和测试方法密切相关

    在实际工作过程中、机械手接头通常并不总是保持在最大或最小扭矩状态、而是在这两个限值之间不断切换。 相电压有一个迟滞环路、随着负载的增加而增加。

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    TI__Guru**** 1788580 points
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    您好、红桂：  

    感谢您的答复。   

    低侧 FET 看起来不如高侧 FET 的一个原因是灌电流(600mA)非常大。   

    降低此灌电流、实施缓冲器和使用较低的 QGD FET 是否会使您的应用进入满意的状态？  

    此致、  

    -约书亚