[参考译文] DRV8353：DRV8353

你好、Leo！  

感谢您在我们的论坛上进行联系。  

我很乐意为您提供原理图审阅方面的帮助-您能在此处以 PDF 格式上传 DRV8353原理图吗？  

此致、

-约书亚

请参阅随附的。 请重点关注 P1和4、其中的图腾柱和 DRV8353。
在当前相电流为~ 300A 的设计中、我们遇到了很多故障。 可能是 SP 和 SN 上的外部电压尖峰导致的。

e2e.ti.com/.../TI_5F00_Review.pdf

我还考虑绕过 DRV 的低侧电流放大器、并用 INA 系列替换它们。 您是否能够推荐支持54V 标称应用和300A 瞬态电流测量的器件？

感谢 Leo！  

我将查看原理图信息、所以请 期待在星期三结束之前收到反馈。   

关于 CSA 选择、我目前尚不熟悉、 可能会建议实际布置另一个 E2E、以便获得仪表放大器产品线工程师的指导。

此致、

-约书亚

谢谢！
我最大的顾虑是在阅读 TI E2E 上的大量博文后、集成电流检测运算放大器发生故障。
请注意、绝对最大工作条件为300A 相电流(持续2秒)。 我采用并联 CSR (WSHP28181L000FEA)来支持脉冲"过载"、但我真的要确保正确调整连接到内部运算放大器的 RC 元件。

尊敬的 Leo：  

当然！ 我理解这个问题、只要分流电阻器的大小足以降低在 CSA 输入引脚上观察到的电压、只要在设计阶段考虑到这种最坏的情况、就应该没有问题。  

我仍然过度查看设计、但会在一天内收到我的额外反馈并进行跟进。

此致、

-约书亚

正确的、然而、我主要担心的是 Ldi/dt 值、而不是 IR。 您是否可以推荐任何人除了 DRV 之外还能感应相同相电流的 INA 器件？

约书亚

您是否可以预见 DRV8353在为20kHz 开关频率启用并联 IPTC012N08NM5ATMA1 FET 时会遇到问题？

总 Qg = 440nC @ 10V

您能否共享 DRV3255-Q1的 DS？ 请向我发送保密协议。

尊敬的 Leo：  

感谢您的澄清和其他问题。   

让我看看是否有适合您的应用的 INA 建议。  

对于并联 FET、我建议使用 Qgd 低得多的 MOSFET (>100nC)。

对于数据表和 NDA 请求、 请通过电子邮件或通过另一个以该请求为主题的 E2E 主题联系、因为我无法提供。   

此致、  

-约书亚

我的目的是对 CSA 应用对称 RC 滤波器、但 DRV8353不区分 SPx 和 LS FET 源极连接、因此 R202 = 0 Ω(理想情况下应为5 Ω)。

我可能使 R202 = 5 Ω 并减小 LS 栅极电阻= 0 Ω。

您是否具有 IAUS300N10S5N015TATMA1 MOSFET 的一组建议值？

这是我们的电流设置。
Fsw：20kHz
1% DT = 1/(20e3)/100/1e-6 = 500ns

SPI 寄存器设置
tDEAD=11b (500ns DT、即 FSW 的1%)
I_DRIVEP (中上拉)
I_DRIVEP_HS 或 I_DRIVEP_LS = 1000b (550mA)

I 驱动
当 LS 导通时、I_DRIVEN_HS = 100b (1000mA)中等下拉
当 HS 导通时、I_DRIVEN_LS = 111b (2000mA)强下拉

tDRIVE = 11b 默认设置。 没有变化。

Josh、

还有一个问题要问。
您能否帮助确认 DRV8353 DS eqn 33-38中提到的"单电源功耗"的以下计算结果正确？
您知道 DS 为何假定在任何给定时间开关3个 FET (请参阅随附的)吗？

我们运行 FOC + SVPWM 调制、因此1 FET 会按照标称值将状态从一个向量改变到下一个向量。
计算得出 Tj ~ 130C (绝对最大值为150°C)。

参见熔断

fet_num=2；
Qg = 226e-9；%IPTC012N08NM5ATMA1/IPTC011N08NM5ATMA1
qg_tot=fet_num*fet Qg
Fsw=20e3；
VBUS=58；
I=* Qg * FSW* 1.

PVcp=I*(Vbus*2)*2 % 2 HS 开启
Pvgls=I*(Vbus)* 1% 1 LS 打开
Ptot=Pvcp+Pvgls
tj=60+26.6*Ptot

输出。

fet_num=2；
Qg = 223；%IPTC012N08NM5ATMA1/IPTC011N08NM5ATMA1
qg_tot=fet_num*fet Qg
Fsw=20e3；
factor=1/100;
RISE_TIME_ns=Factor*(1/FSW)/1e-9
I= 4520g_tot/rise_time_ns

由于 Idrive 小于1A、DRV8353应能够支持2个并联 FET。
如果这是正确的、请告诉我。  

约书亚

关于："我认为 DS 在整个换向周期内将高侧和低侧组合在一起。"

我不确定是否同意该计算、即使是每个换向周期的计算也是如此。  

在 SVPWM 的任何给定矢量上只有3个 FET、即 eQn (33)中的"x3"是不正确的(除非栅极驱动器即使在 FET 关断时也消耗相同的电流)。

无论控制器保持在哪个矢量中、都有3个 FET 不会消耗栅极驱动器电流。

我的理解是否正确？

尊敬的 Leo：  

请让我在感恩节假期更深入地了解这一点、以便更好地解释此主题、并在下一个节日开始时进行后续跟进、并提供进一步的回应。  

 此致、

-约书亚