[参考译文] MSP430F6733A：使用DCO作为时钟源时的最大系统时钟

是的，您说得对。 调制的DCO设置在最大指定频率时违反了" MCLK的高相位和低相位不得超过指定最大频率的脉冲宽度"要求。 我想知道——有没有人在你之前注意到这一点:)

Jeroen Hofste 说：

这似乎表明您至少需要远离20 % 的最大值

用户指南规定："五个DCO位将DCORSEL位选择的DCO范围划分为32个频率步长，由大约8 % 隔开"。 这意味着在最坏的情况下，调制器的高频差异不会超过目标频率的大约8 % ，而不是20 %。 即使在整个温度范围内，8 % 超频也很可能不会超过规格的任何安全幅度。 在所有TI示例和参考设计之后，在最大指定的CPU频率下使用调制的DCO，而不会出现喘振。

最好能得到TI MSP430小组对此的评论。

首先，我的问题没有第一条线，应该是 这样的：“我使用的是737.28万 Hz的内核时钟，这样芯片就可以在它上运行……”，对此很抱歉。

无论如何，感谢您的回复。

Clemens Ladisch 说：

在外部引脚上测量DCO占空比，而不是在内部连接上测量。[/QUOT]
该数据表说明了"在SMCLK处测量的占空比"，并说明了如何使用，但是的，外部引脚是最直接的选择，并且驱动器电路可能会增加额外的倾斜度。

此外，10 % 偏移值是一个可疑的圆数。 所以我估计8 % 低于8 MHz是完全安全的。[/QUOT]
为了完整起见，从50 % 到40 % 的变化是20 % ，因此从这个角度来看，保持8 % 利润率似乎很小。 我同意您的看法，认为可能没问题，
但不是基于数据表，但事实上，谷歌找不到任何问题或答案，因此无法将这种偏差考虑在内。

Clemens Ladisch 说：

如果您以双倍频率运行DCO并使用DCOCLKDIV，则原始DCO信号的占空比无关紧要。[/QUOT]
这是一个明智的说明，对于每一个均匀的除数，输入信号的偏斜一点也不重要。 由于我使用的是两个除数，这将是完美的。 规格与所测量的占空比有关
但在SMLK时(由于奇数的不同，最小值/最大值可能偏离很大)。 是否确定偏斜仅由原始信号的偏斜而不是DCO的稳定性引起？

[/quote]

[/quote][/quote]

Jeroen Hofste 说：

您确定偏斜是由原始信号的偏斜而不是DCO的稳定性引起的吗？

这不是关于歪斜或稳定性的问题。 DCO的占空比取决于其工作原理- DCO在两个频率之间跳转，每个周期相差约8 %。 显然，它也会影响所产生的时钟占空比。 如果DCO调制器输出除以2，占空比误差也会减少-在最坏的情况下，CPU在某些循环中将仅被大约4 % (而不是8 %)"超频"。