[参考译文] MSP430F4250：SD16_A 和时钟源

您好！
a) ADC 采样的0.1426V 由电阻分压器网络从基准 IC 提供。 出现电路噪声的几率较低。
b)提到的读数是重数字滤波器的输出：new_value = 0.969*previous_value + 0.031*curry_value。
c)在过去两天内、我已经检查了两种条件(ACLK 和 MCLK)下的读数至少10-15次、并且值之间的差异仅为2-3 LSB。 它是稳定的。
d)如果器件被置于 LPM1模式(所有时钟被激活、FLL+环路控制被禁用)、时钟源为 MCLK 或 SCLK 并且 ADC 值在 ISR 内被读取、结果与第一个帖子中的点(b)相同、这让我感到奇怪： FLL+控制环路与 ADC 性能有何关系？

换句话说、只要 FLL+控制环路处于活动状态、我就会获得一组读数、如果 FLL+控制环路被禁用(LPM1)或 ADC 直接来源于 ACLK (图中根本没有 FLL+控制环路)、那么我会获得另一组读数。

[引用 user="Aswin Prabhu"]c)在过去两天内、我已在两种条件(ACLK 和 MCLK)下至少检查了10-15次读数、且值之间的差异仅为2-3 LSB。 它是稳定的。[/报价]

在连续转换模式下运行的 ADC 的序列读数不是10..15倍、而是10..15倍。 ADC 滤波器需要一些时间进行设置、第一次转换通常是垃圾。 基准也有一些稳定时间。

[引用 USER="Aswin Prabhu"]d)如果器件被置于 LPM1模式(所有时钟被激活、FLL+环路控制被禁用)、时钟源为 MCLK 或 SCLK 并且 ADC 值在 ISR 内被读取、结果与第一个帖子中的第(b)点相同、这让我感到奇怪： FLL+控制环路与 ADC 性能有何关系？ [/报价]

FLL 略微改变功耗、电源噪声和时钟特性-频率和抖动、部分或全部可能会影响 ADC 读数。 尝试在 DVCC 和 AVCC 总线之间的 AVCC - 10欧姆串联电阻器和尽可能靠近 AVCC 引脚的10nF + 100nF 陶瓷电容器之间添加一些滤波、看看它是否有用。 也要考虑延迟、尤其是 SD16INTDLYx 位、将其设置为最大值 基准呢？ VREF 引脚上是否有470nF 电容、启用 Vref 后是否有100us 延迟？