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[参考译文] MSP430FR2475:释放复位后的6引脚行为

Guru**** 1624230 points
Other Parts Discussed in Thread: MSP430FR2475, MSP430FR2476
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/msp-low-power-microcontrollers-group/msp430/f/msp-low-power-microcontroller-forum/1325357/msp430fr2475-6-pin-behavior-after-releasing-reset

器件型号:MSP430FR2475
主题中讨论的其他器件: MSP430FR2476

专家们、您好!

我的客户现在正在评估 MSP430FR2475。  MSP430FR2475安装在客户电路板上。 客户报告、6引脚在释放 RESET 后经过一段时间(~100us)变为"高电平"。 此行为是否正常? 如果不是、您是否会告诉客户应检查哪些地方? 该引脚在外部下拉(470k Ω)。

电压:2.0V/div
时间:200us/div

此致、
藤原市

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    您好!

    这似乎与 FR2475无关、因为 P1.6的电压 比复位提前80us 上拉。 (时间:200us/div、视觉计算结果、请参考实际计算)。

    请同时检查电路原理图和 PCB。

    此致、

    Helic

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    尊敬的 Helic-san:

    客户有如下问题。 你能回答吗?
    1.在器件复位状态期间、软件未在运行、对吗? 而 GPIO 无法控制呢?
    2.关于6引脚、当器件处于复位状态时、是否上拉该引脚?

    此致、
    藤原市

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    您好、 

    1. 在器件复位状态期间、软件未在运行、对吧? 而且 GPIO 无法控制?[/QUOT]

    软件未运行、GPIO 处于默认状态。

    在  《MSP430FR2475用户指南》中、 复位后的8.3.1配置:

        BOR 复位后、所有端口引脚均呈高阻态、并带有施密特触发器及其模块功能
        以防止任何交叉电流。

    2. 关于6引脚、当器件处于复位状态时、该引脚被上拉?[/QUOT]

    是的、我认为 P1.6是外部信号上拉。 因为 当复位= 0时、器件处于复位阶段。 但在复位= 1之前、P1.6上拉。

    此致、

    Helic

    [/quote]
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    尊敬的 Helic:

    客户想要做的是从外部 MPU 向 MSP430发送 TEST 和 RST 信号、以将 MSP430置于 BSL 模式。
    以下信号序列从外部 MPU 发送。


    但是、在测试信号的第二个高电平输出后、会从端口1.6引脚输出一个高电平信号、并且未在当前电路配置中进入 BSL 模式。 此外、该1.6引脚没有外部上拉电路配置。


    [问题]
    我们已经查看了 MSP430数据表、有一件事需要关注。 当 TEST 信号变为高电平时、MSP 内的 JTAG 功能将被激活、并在内部上拉1.6引脚。 客户理解是否正确?




    此致、
    藤原市

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    专家们、您好!

    请您回答上述问题吗? 客户正在等待您的回答。

    此致、
    藤原市

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    专家们、您好!

    请您回答上述问题吗? 客户正在等待您的回答。

    此致、
    藤原市

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    专家们、您好!

    您会回答问题吗? 客户正在等待您的回答。

    此致、
    藤原市

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    您好、 

    很抱歉我迟到了。

    在过去的几天里、我没有收到该主题的 E2E 电子邮件通知。

    我将再次调查这个问题~

    [报价 userid="36167" url="~/support/microcontrollers/msp-low-power-microcontrollers-group/msp430/f/msp-low-power-microcontroller-forum/1325357/msp430fr2475-6-pin-behavior-after-releasing-reset/5073698 #5073698"][question]
    我们已经查看了 MSP430数据表、有一件事需要关注。 当 TEST 信号变为高电平时、MSP 内的 JTAG 功能将被激活、并在内部上拉1.6引脚。 客户理解是否正确?

    引导加载程序在测试信号的下降沿启动。 但是、如果禁用了 BSL、引导加载程序序列将允许器件进入 JTAG 模式。 (在图中、您发送2.3存储器编程控制序列案例2b。)。

    TCLK 和 P1.6是同一引脚、但我仍然认为这不是正常的。

    ——

    客户可以在没有外部电路的情况下对 MSP430进行一些测试、以确认这是 MSP430的内部问题吗?

    此致、

    Helic

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    你好、Helic、

    客户在没有外部电路的情况下进行了测试、并确认了相同的现象。 请参阅以下内容。 您能否核实这一现象?


    此致、
    藤原市

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    您好、 

    客户要将什么映像刷写到此器件中?

    我建议用户擦除芯片程序然后再次测试。

    如果在测试信号集期间仍设置此 P1.6、则可以确认这是异常情况。

    另一个问题:客户现在可以在此条件下进入 BSL 吗?

    此致、

    Helic

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    尊敬的 Helic:

    客户想知道由于 JTAG 运行、当输入 TEST 信号时是否会上拉端口1.6。 你能回答吗?

    此致、
    藤原市


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    您好、 

    1. 客户是否在 无程序的芯片上进行了测试(空芯片)? 效率和热性能。

    2.有多少个芯片出现这个问题? 客户测试了多少款芯片? 测试结果是什么?

    3. 如果仍然有问题、我会同时在 TI 实验室中进行测试。 我将尝试重现这种 P1.6上拉现象。

    由于采用 JTAG 操作、输入测试信号时是否上拉端口1.6

    我需要测试、但我认为这是异常的。

    此致、

    Helic

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    尊敬的 Helic:

    客户确认了您的问题。
    1. 客户已使用评估板 LP MSP430FR2476进行验证。
    P1.6端口与 TEST 信号同步变为低电平/高电平。 它似乎是对第二个高电平测试信号做出响应。 下图显示了观察到的波形。  请验证这一现象。


    2.客户检查过这种现象:
    -一个 EVM
    -两个客户板

    [问题]
    客户想知道 MSP430微控制器的规格。
    在下面的方框图中、用于控制上拉/下拉的 FROM JTAG (红色标记)布线的规格是什么?

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    您好、 

    添加 Gary 以支持 BSL 问题。

    Helic

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    大家好、团队成员:

    您有更新吗? 客户正在等待您的回答。

    此致、
    藤原市

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    尊敬的 Yasushi、

    我也看到了这种现象、需要与相关的设计进行检查。

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    您好、Gary、

    您有更新吗? 客户正在等待您的评论。

    此致、
    藤原市

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    设计团队现在正在研究这个案例、但仍然没有反馈给我、我将向他们发送推送电子邮件。 抱歉。

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    您好!

    您是否有更新? 已经过去10天了...

    此致、
    藤原市

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    你(们)好  

    我昨天推送了我们的设计团队、他们正在努力为其设置数据库。 由于大多数设计资源都在开发 MSPM0新器件、因此 MSP430器件的调试有限、请给我们一些时间。 谢谢。

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    您好!

    您对此有任何更新吗? 客户正在等待 TI 评论。 客户应尽快修复。 请帮助回答问题并尽快修复。

    此致、
    藤原市

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     藤原好

    我收到了来自我们设计团队的反馈、如下所示、上周

    设计团队正在尝试检查设计是否可以找到问题的签名。 另外 DV 团队正在尝试针对问题场景为这个项目设置模拟。

    当我们的设计团队收到任何反馈给我时、或者您可以向我发送电子邮件(garygao@ti.com)、我们可以离线讨论时、我会向您反馈。

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    您好!

    我很高兴听到设计团队会进行仿真。 请继续更新此主题。

    此致、
    藤原市

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    您好!

    您有更新吗?

    此致、
    藤原市

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    尊敬的 Yasushi、

    很抱歉稍后回复。 这是我们设计团队的回应  

    对于该器件、使用了由 JTAG 逻辑中的 TEST 引脚计时的下降触发器和上升触发器、这将进行 SBW/4线制 JTAG/BSL 解码。 此器件在最后一个 TEST 低电平-高电平转换期间进入4线制 JTAG 模式、并在 TEST 引脚被降低后返回到 BSL 进入状态。 因此、P1.6上的拉高与4线制 JTAG 相关并且与 BSL 无关。 BSL 将在降低 TEST 引脚后启动。