This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] TLC59283:以菊花链形式将具有缓冲器 (74HCT245PW) 的 TLC59283 连接到中间、从而产生额外的位

Guru**** 2355900 points
Other Parts Discussed in Thread: TLC59283, SN74HCT245
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1527830/tlc59283-daisy-chaining-tlc59283-with-buffer-74hct245pw-in-between-results-in-extra-bit

器件型号:TLC59283
Thread 中讨论的其他器件: SN74HCT245

工具/软件:

我们将  在 TLC59283 之间使用一个缓冲器、并在两个 TLC59283 之间的输出引脚上接收到一个额外的位。

我在下面创建了几个图示、以展示我们看到的问题。

在每一步、我们都会向外推出一个额外的位、然后锁存

例如  

推 1 位、锁存
按下 01 位、锁存
按下 001 位、闩锁
PUSH 0001 位、LATCH


这是正常的预期行为、以 8 个步骤显示(在我们的示例中,每个移位寄存器仅具有 4 位)

这就是我们将 74HCT245PW 放置在 TLC59283 移位寄存器之间时看到的结果。  还有一个额外的位移出。  在步骤 5 中、锁存时、两个寄存器上都可以看到一个位  

在上面的步骤 5 中、我们按下了;0001 锁存
在步骤 6 中、我们按下 00001 锁存器    、但由于步骤 5 中的额外位、该位有额外的一个步长。 在每个步骤之后都会发生。 如果我们将更多 TLC59283 与中间的缓冲器连接在一起、就会在每个移位寄存器之间不断增加一个额外的位。

我们已经将其缩小到时钟引脚。 如果我们从缓冲器中移除时钟并直接连接 TLC59283 ,问题就会消失。
如果我们手动调整引脚(以消除 MCU 的任何速度问题)、也可以重新出现此问题。  
我们想使用缓冲器、因为要将多达+30 个移位寄存器链在一起

有人可以提供任何建议吗?

提前感谢!

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好:Mark、

    我们的专家稍后会回复您。 感谢您的耐心!

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好:Mark、

    首先、请告诉我我我的理解是否正确。 如下所示:良好的图像和错误图像。

    其次、您能否帮助用图中所示的连续 20 个时钟捕获第二个芯片(在缓冲器之后)的 SCLK、SIN 和 SOUT 波形?

    此致、

    Felix

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    感谢您的答复。 我创建了一个视频来展示问题。 每个 PCB 上都有一个  TLC59283 、每个 PCB 之间都有一个缓冲器


    在本视频中、您可以看到这个问题

    https://ozzmaker.com/downloads/IMG_6830.mov

    这就是当 PCB 之间没有缓冲器时的样子、它按预期工作
    https://ozzmaker.com/downloads/IMG_6832.mov



    在我的测试过程中,我在缓冲器后的 CLK 和 5V 之间放置了一个 100 欧姆电阻器,它解决了问题。 但是、始终会消耗功率。

    以下是我的逻辑分析仪工作和不工作的结果。  我注意到 、CLK 的功率不同、使用缓冲器时的功率更低。

     

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好:Mark、

    感谢您提供波形。 请允许我花一些时间了解波形、然后稍后回复您我的分析。

    此致、

    Felix

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

     SN74HCT245 可以增加高达 38ns 的延迟。

    请放大 SIN 信号的变化、以显示 SIN 和 SCLK 上升沿之间的时序。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    这是我能看到的最高分辨率。

    看起来两者同时上升。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    这违反了第 5.4 节中指定的设置/保持时间限制。 数据信号应与下降时钟沿一起改变。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    嗨、克莱门斯、Mark、

    感谢您提供了捕获和分析结果。

    是的、如果   SN74HCT245 能够增加高达 38ns 的延迟、这可能是原因所在。

    由于 SOUT 上的 CLK 上升沿和数据切换之间的时序最大值仅为 20ns。 如果引入了 38ns、则数据切换可能发生在下一个接收器的时钟之前。  

    您可以为 CLK 和 SOUT 添加缓冲器来解决问题。

    此致、

    Felix