[参考译文] TPS1211-Q1：确保 EN/UVLO 行为

尊敬的 Kazuki：

目标是关断 FET 还是将器件置于 低 IQ 关断模式？

EN/UVLO 引脚通常不用作导通和关断 FET 的触发器。 当 EN/UVLO 被拉至高电平时、电荷泵将开启并为 BST 电容器充电；它也可用于设置欠压锁定阈值。 INP 引脚用于通过控制 PU/FET 引脚的状态来导通和关断 PD。  

谢谢、

Rishika Patel  

Rishika-San,

我知道您不建议通过 EN/UVLO 引脚使用导通/关断 FET。
无论如何、您能否回答以下问题以了解此设备的行为？

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然后、我们要确保该器件的行为。

在正常操作中、它们将施加高信号（大约 3.3V) 从 MCU 到导通 FET 的 EN/UVLO 引脚上。
TPS1211-Q1 检测到故障后、MCU 会检测到该故障事件并将 EN/UVLO 驱动至低电平。
但是、它们的 MCU 低电平约为 0.4V、高于 VENF (0.3V)、因此我想确保以防万一。

在这种情况下、MCU 的低电平信号仍低于 VUVLF (1.1V)、因此 TPS1211-Q1 关断 FET。
不过、低电平信号高于 VENF、因此我们无法保证该器件进入低 IQ 模式。
这种理解是否正确？

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此致、

Kazuki Kuramochi

Rishika-San,

客户期望在检测到故障后完全关断 TPS1211-Q1。

数据表指出高于 UVLO 阈值会导致器件完全导通（电荷泵，GD，保护，诊断）

低于 EN 会导致器件完全关断。

但是、在低于 UVLO 和高于 EN 之间不存在器件模式描述。
那么、您能告诉我在这种情况下该设备是如何工作的吗？

此致、
Kazuki Kuramochi

尊敬的 Kuramochi-San：

是的、您的理解是正确的。 为了保证器件进入低 IQ 关断模式、请确保 EN/UVLO 引脚上的电压低于为 V (ENF) 定义的最小值。

谢谢、

Rishika Patel  

Rishika-San,

能否说明 EN/UVLO 电压低于 V (UVLOF) 但高于 V (ENF) 期间的器件状态和行为？

据我确认、没有对此状态的描述。
数据表指出、当 EN/UVLO 电压高于 V (UVLOR) 时、只有器件将完全导通、当 EN/UVLO 电压低于 V (ENF) 时、器件将进入低 IQ 模式。

我们需要中间条件的信息。

此致、
Kazuki Kuramochi

尊敬的 Kuramochi-San：

为了实现低 IQ 效果、VEN/UVLO<V (ENF)。 否则、器件将被视为处于运行状态、但栅极驱动器部分不会被激活、因为它未满足 V (UVLOR) 阈值、因此它应该需要大约正常的 IQ。  

谢谢、

Rishika Patel  

尊敬的 Rishika-San：

感谢您的确认。
我想深入了解有关 V (ENF)<EN/UVLO<V (UVLOF) 条件的更多信息。
在这种情况下、您是否说 PD / PU_OFF 和 G_OFF 发生？

那么、IMON 呢？

数据表指出、TPS12111-Q1 在 PD_OFF 期间禁用 IMON、但方框图似乎需要低于 V (ENF)。

此外、是否还有任何其他特性或功能会被  V (ENF)<EN/UVLO<V (UVLOF) 禁用？

换句话说、 UVLO/PU_OFF 和 G_OFF 只是由 V (PD)<EN/UVLO<V (UVLOF) 引起的事件。

此致、
Kazuki Kuramochi

尊敬的  Kuramochi-San：

很抱歉耽误时间、我将与团队核实。

谢谢、

Rishika Patel  

Rishika-San,

抱歉催促您、但是否有任何更新？

此致、
Kazuki Kuramochi

尊敬的  Kuramochi-San：

我正在与系统团队核实这一点、明天应该有一个更新。 很抱歉耽误你的时间！

谢谢、

Rishika Patel  

Rishika-San,

以下是我对  V (ENF)<EN/UVLO<V (UVLOF) 期间器件行为的理解摘要。
这种理解是否正确？

1. SRC/PU 引脚和 G 引脚将为低电平（短接至 SRC）或高阻态 PD。
2. 某些内部块可能处于打开或关闭状态。 我们不能保证什么块会打开或关闭。
3. 因此 Iq 可能会波动。
4. 但是、由于状态为 1、无论内部块情况如何、Q1 和 Q3 应该关断、VBATT 将与 VOUT 侧断开。

此致、
Kazuki Kuramochi