[参考译文] TPS23731：在实验中 CP 或 PRSR 引脚损坏

您好 Rob、  

感谢您的跟进。

在两种情况下、在尝试非全 CCM 模式后移除 0 欧姆电阻后、在第二块电路板 3.5Ω 中测量 8Ω 电阻、然后重新测量。 [/报价]

我想知道 0 Ω 或 8 / 3.5 Ω 电阻器的位置在哪里？ 您能分享完整的 PoE + DC/DC 电路原理图吗？  

[报价 userid=“73112" url="“ url="~“~/support/power-management-group/power-management/f/power-management-forum/1553024/tps23731-cp-or-prsr-pin-damaged-during-experimentations ]我看到 CP 上的电压可能不低于–0.3V（绝对最大额定值）。

正如我们之前的图、如果 CP 引脚上有 FET、那么当 FET 在第三象限工作时、可能不会出现–0.3V 的严重问题。 同时需要咨询设计工程师。  

此致、

DIAN

低欧姆值肯定是芯片内部的,因为在一个前原型（从 5 月开始,在那里 PSRS 是打开的,没有 0 欧姆选项）和第三原型的第二次迭代,我的测量值约为 10 MΩ。 因此、我相信损坏不是由应用设计中的错误引起的。 相反、我很确定会造成损坏、因为我有可能将 PSRS 短接至 RTN、从而将 CP 暴露在大约–0.9V 的体二极管电压下、严重超过绝对最大额定值。 因此：当 TI 提供不能在全范围、全时间 CCM 模式下运行的可能性时、数据表必须包含肖特基二极管这种情况下的信息 必去之地 将添加到 CP（将阳极连接到 RTN）。

这个问题花费了我很多时间。

进一步检查后编辑 :在这些损坏的情况下,无论 PSRS 是通过 0Ω 绑定到 RTN,还是保持打开:操作始终是 DCM ,直到达到自然的 CCM 功率水平。

您好 Rob、

感谢您的答复。 您能否分享完整的 PoE + DC/DC 电路原理图、以便我们查看详细信息？  

我会在 3 个工作日内回复您。

此致、

DIAN

您好 Rob、

您能否分享完整的 PoE + DC/DC 电路原理图、以便我们查看详细信息？

这对我们来说似乎并不常见、因为我们以前没有听说过类似的问题。 建议：为了使 CP 在反激式模式下正常工作、PSRS 针对同步 FET 开路、PSRS 针对其他情况短接至 RTN。   

此致、

DIAN

同时、我非常确定误差在绝对最大额定值表中。 广泛的引脚定义为具有–0.3V 的最低电压规格。 我认为必须将单个值指定为更负值。

实际上、无论是否将 PSRS 拉至 RTN、主 FET 导通后由绕组尖峰引起的负电压都可能导致 CP 引脚上出现–1V 短路、因为初级 MOSFET 关断后的瞬时尖峰电流非常高。 我可以使用示波器看到这一点。 但是、它比当今的示波器图中更加明显（此处为 TPS23731：与使用 UCC24612 或类似器件而不是使用额外变压器绕组的全范围 CCM 反激式器件相关的问题/想法）。 与 EVM 中使用的变压器相比、CP 引脚上出现这种更明显的尖峰电压可能与脉冲 PA3855-002 变压器中的另一绕组堆叠有关。 在 PA3855 变压器中、辅助绕组位于外部、然后分配初级、最后分配次级绕组位于内部。 因此、辅助电路与初级绕组紧密耦合。

不仅如此：昨天我发现主缓冲器网络中的二极管被错误地反向放置。 这意味着：没有缓冲器有效工作。 在纠正这一问题后、峰值以前并不存在。

我认为这两个因素一起可能对两个原型的芯片损坏起到了作用。 不过、这并不会改变我的观点、即根据绝对最大额定值计算的–0.3V 数字不正确。 请考虑您的测量值（上面的链接）显示为 CP 电压至少为–0.8V 或负值稍高 ！ 当 CP MOSFET 处于活动状态时、–0.3V 可能适用（当 1.5Ω 上的 RDS、200mA 将从 CP 流出）。

我还在 PSRS 引脚上进行了一个实验。 使用 3.9k 的串联电阻器施加负电压时、我发现–5.5V 的电压会在 PSRS 引脚上产生大约–0.55V 的电压（注入 1.2mA）。 芯片幸存下来。 这表明 PSRS 的–0.3V 规格也不正确。 PSRS 引脚上的电流/电压关系看起来像是在 PSRS 引脚内部“存在 PN 结。 实际上、建议使用不能超过最大电流的电流、例如 10mA（这会导致估计为–0.65V）。

您好 Rob、

感谢您的答复。 我会在本周之前回复您。

此致、

DIAN

您好 Rob、

感谢您的更新。

很高兴听到发现初级侧 RCD 电路问题。  

0.3V 额定值的左右 5 月 会 对器件造成永久损坏（如数据表所述，但不会这样做） 是这样 会造成损坏。 我同意您的看法、当 CP FET 未导通、但体二极管处于正向偏置状态时、CP 电压可能会低至–0.7V、但我们知道、对于 CP 引脚、它是内部 FET、FET 第三象限操作通常不会造成损坏。    

此致、

DIAN

“通常损坏“不是一个可以满足任何致力于设计稳健产品的人的术语。 您的回答表明、绝对建议不要在 PSRS 绑定到 RTN 的情况下操作控制器。 要么必须在数据表中通知此情况、要么–0.3V 规格是错误的。 其他的都不符合共同的质量标准。

您好 Rob、

我将与设计团队核实、并在获得信息后回复您。 此外、正如我们多次要求的、请提供原理图、以便检查它是否与应用问题或芯片问题有关。  

从应用方面来看、我们提供了设计建议：为了使 CP 在反激式模式下正常工作、PSRS 针对同步 FET 开路、PSRS 针对其他情况短接至 RTN。  根据我的经验、当 CP 和 PSRS 电路配置正确时、我没有看到 CP 损坏的其他情况。   

此致、

DIAN

当 CP 和 PSRS 电路配置正确时

...在假设 PSRS 是保留开放。 PSRS 保持开路的地方是一个 EVM。 有参考设计 PMP22806、它与正常的次级侧二极管一起工作、因此没有完整范围的 CCM 运行、仅在特定功率级别下运行。 示意图建议安装 PSRS 跳线。 因此、这是一个用例（如果也在 TI 作为原型实现）、其中 CP 上的电压在次级关断状态下肯定会达到（约）–0.8V（在变压器能量耗尽后产生振铃之前）。

因此、似乎 CP 的–0.3V 绝对最大值（负）额定值是一个错误的数字。 它与我自己的原理图没有关系。 请注意、我写的文章指出、初级缓冲二极管最初是反向安装的、可能导致了缺陷。

您好 Rob、

感谢您的答复。  

我们考虑了最大额定值   5 月  会 对器件造成永久损坏（如数据表所述，但不会这样做）  是这样  会造成损坏。  从应用方面来看、我们提供了设计建议：为了使 CP 在反激式模式下正常工作、PSRS 针对同步 FET 开路、PSRS 针对其他情况短接至 RTN。  根据我的经验、当 CP 和 PSRS 电路配置正确时、我没有看到 CP 损坏的其他情况。   

很抱歉、我无法就此 CP 引脚配置发表其他评论。 我认为我们对 FET 的第三象限工作有很好的了解、并且我已经给出了该引脚的工作图。  如果您有其他疑虑或问题、请告诉我。

此致、

DIAN

因此、很明显 CP 的–0.3V 绝对最大值（负）评级是一个错误的数字。

我坚持认为、当 PSRS 绑定到 RTN 时、这是一个错误的数字。 当 PSRS 保持开路时、该图可能是正确的、假设基于 1.5Ω 的 Rdson 和有效 200mA 的最大漏极电流（这将导致–0.3V）。

您好 Rob、

感谢您的答复。   

我想我们已经 提供了一张图来说明 CP 功能、您无法分享 PoE + DC/DC 电路原理图、因此我们无法检查细节。 我相信 您对初级侧调节和 CP 引脚的功能有了充分的了解。

如果您有任何其他问题或疑虑、请告诉我。  

此致、

DIAN