[参考译文] PARALLEL-LDO-CALC：使用 TPS7A85 的并联 LDO — 设计审查

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部件号：PARALLEL-LDO-CALC

您好、我想寻求帮助来验证我设计的电路（FPGA 的核心电源）。可以在 Excel 电子表格中看到限制条件（请参阅图像）。
1) 我对镇流电阻器和电压调节电阻器使用了 1%的容差。这是可以的、还是值得寻找 0.1%的元件？（实际上，我使用电子表格进行了一些测试，似乎没有太大的不同，但我希望您的意见）。
2) Excel 电子表格推荐的最佳镇流电阻器看起来相当大,会产生压降。是否需要对 LDO 电压进行补偿？例如、将输出调节至 1.05V？
3) 物理布局是否正常? 在 LDO 输出部分、我决定避免使用电阻随温度变化的引线、并仅使用镇流电阻器进行连接。你怎么看？

谢谢、大家好

3 个月前

0 admin 3 个月前

TI__Guru**** 2594880 points

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尊敬的 Antionio：

感谢您的提问！

1) 0.1%容差并不是真正必要的、除非您需要从器件中挤出每个最后一位精度。一旦低于器件的额定精度、收益就会递减。来自同一卷带的电阻器通常非常匹配、因此与 Vout 标称值相比、并联 LDO 之间的相对精度可能会明显优于精度。

2) 镇流电阻器将向并联系统增加大约~9.25mV/A（如果它们都完全平均共享电流，则为 0.037/4）的有效负载调节。对于典型负载（如果预期为 1A、则为~1.01V 等）、您可能会增加标称 VOUT、但在空载条件下会降低精度。

3) 布局对我来说很好。多边形足够大、可以避免许多寄生虫、并且接地环路看起来很好。

此致、

Gregory Thompson

0 admin 3 个月前

TI__Guru**** 2594880 points

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您好 Gregory、

感谢您的回复和对设计的验证。

如此大的压降 (3.5V 至 1V) 以及高达近 2A 的电流、并不总是只使用 LDO 即可轻松处理。

此致、

Antonio

0 admin 3 个月前

TI__Guru**** 2594880 points

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尊敬的 Antonio：

功耗对于 LDO 而言始终是一个问题。

将功耗从器件中移出的一个小技巧是在器件前面安装一个电阻器。这会显著导致压降恶化（压降基本上是导通元件 RDS 的下限、增加串联电阻会增加系统的最小 VIN 至 VOUT 电阻）、但考虑到器件和电压、有足够的空间可以在其中工作。只要 VIN 足够高、这并不会真正影响器件性能。大约 10Ω 或更低的电压应该足够大、即使所有电流都来自单个器件、您也需要一些额外的余量、这样器件就不会勉强高于压降。

RθJA 使用 JEDEC 高 k 标准板 (74.2mm x 74.2mm、两个 2oz 布线层和两个 1oz 埋入式平面 JESD51-7) 进行基准测试、因此、任何改进都将改善电路板的 RθJA 和器件的散热性能。

我与工程师交谈过、工程师撰写了计算器、并认为我会给您一些进一步的评论。

通过对反馈进行开尔文检测、可以改善噪声。将顶部反馈电阻器与镇流电阻器的高侧尽可能靠近连接。对镇流电阻器电源平面触点和负载触点之间的路径进行阻抗匹配也有一些好处。噪声越接近理想的 sqrt (n) 因子、电流共享就越均匀、功率耗散就越均匀。

此致、

Gregory Thompson

电源管理（参考译文帖）

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