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[参考译文] LM5171：当 V_ISET 变为 0 时、LM5171 使 GATE 保持高电平

admin
Guru**** 2620065 points

Other Parts Discussed in Thread: LM5171

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1584333/lm5171-lm5171-leaves-gate-high-when-v_iset-goes-to-0

器件型号： LM5171

您好、

我将 LM5171 用于降压模式下的 2 个并联电路。 在运行时、如果我将 V_ISET 信号降低到 1V 以下（实际为 0V）、我会注意到有时低侧栅极将保持高电平状态。 仅当我切换 EN 引脚时、它才会复位为低电平。 IC 是否出现这种正常行为？  

当芯片预计关闭时、将低侧栅极保持在高电平、如果连接到电池负载、则可能会发生故障。 停止充电后 、如果低侧 FET 导通、它会将负载短接至地。 幸运的是、我仅在电阻负载下进行测试、但接下来打算连接到电池负载。  

我在每次测试中都没有注意到这个问题、但我确实注意到它经常很重要。  

每次 V_ISET 低于 1 时都是否应该禁用 EN？ 是否使 V_ISET 足够高以确保关闭所有栅极？

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    TI__Guru**** 2620065 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

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    TI__Guru**** 2620065 points
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    以下是以 100KHz 的频率在降压模式下运行时 CHA 和 B 低侧栅极信号的示波器图片。

    现在、当将 Vset 设置为 0V 时。 脉冲会变窄、直到它是恒定的高电平信号。  

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    TI__Guru**** 2620065 points
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    您好、Tom、

    我想您是在 FPWM 模式下运行的。

    请在 DEM 模式下运行。 在这种情况下、当 ISET<1V 时、LO 将关闭。

    此致、

    Feng

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    TI__Guru**** 2620065 points
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    就是这样、我更改为 DEM、当 Vset 变为 0 时、栅极变为低电平。 谢谢。